基于消息機(jī)制的片上多處理器系統(tǒng)的研究

摘要：描述了一種基于消息機(jī)制構(gòu)建的片上多處理器系統(tǒng)。該系統(tǒng)采用主從結(jié)構(gòu)，運(yùn)用消息進(jìn)行通信，并且從處理器之間彼此相互獨(dú)立，在硬件結(jié)構(gòu)與軟件設(shè)計上保持一致。這樣不僅簡化了系統(tǒng)的設(shè)計，更使得系統(tǒng)具有一定的容錯性與穩(wěn)定性。最后在Quartus軟件中設(shè)計并且綜合，在該系統(tǒng)下運(yùn)行JPEG編碼算法，當(dāng)運(yùn)行于100 MHz時，測得系統(tǒng)在不同個數(shù)處理器時的處理性能，滿足了設(shè)計要求。
關(guān)鍵詞：多處理器；消息機(jī)制；FPGA；DMA

引言
    如今，數(shù)字處理技術(shù)已得到了廣泛的應(yīng)用，各種復(fù)雜算法的提出與處理精度的提高，都使得需要處理的數(shù)據(jù)量變得越來越大。而提高系統(tǒng)處理性能主要有提高處理器的頻率、采用多處理器系統(tǒng)2種方法。在單處理器頻率提升達(dá)到瓶頸的情況下，多處理器系統(tǒng)成為提高系統(tǒng)性能的一種有效方式。
    近年來，多處理器系統(tǒng)的應(yīng)用已經(jīng)越來越廣泛，但大部分的多處理器系統(tǒng)都是針對特定的應(yīng)用對象進(jìn)行設(shè)計，這類系統(tǒng)耦合度高，任務(wù)分解充分，執(zhí)行效率高。同時，這類系統(tǒng)開發(fā)難度較大，針對性強(qiáng)，不具有通用性，且當(dāng)系統(tǒng)中的某個處理器出現(xiàn)問題時，整個系統(tǒng)將面臨崩潰。為了簡化系統(tǒng)設(shè)計，提升多處理器系統(tǒng)的穩(wěn)定性，本文提出了一種基于消息機(jī)制構(gòu)建的多處理器系統(tǒng)。該系統(tǒng)采用主從結(jié)構(gòu)，主處理器運(yùn)行管理系統(tǒng)，從處理器完成用戶指定的任務(wù)。從處理器彼此之間相互獨(dú)立，可相互替代，并在硬件結(jié)構(gòu)與軟件設(shè)計上保持一致。這樣不僅簡化了系統(tǒng)的設(shè)計，更使得系統(tǒng)具有一定的容錯性與穩(wěn)定性。實驗結(jié)果表明，本設(shè)計達(dá)到了預(yù)期效果。

1 多處理器系統(tǒng)體系結(jié)構(gòu)
    本文所設(shè)計的多處理器系統(tǒng)體系結(jié)構(gòu)框圖如圖1所示，它主要包括一個主控制器模塊及多個從處理器模塊。

    主控制器主要負(fù)責(zé)消息的分配與跟蹤，控制DMA進(jìn)行數(shù)據(jù)的快速移動等。從處理器則根據(jù)主控制器分配的任務(wù)執(zhí)行相應(yīng)的處理。系統(tǒng)上還集成了多種系統(tǒng)外設(shè)，如RS232、定時器、JTAG接口、多種存儲控制器等。
    主控制器模塊及從處理器模塊中使用的處理器是Nios Ⅱ嵌入式軟核處理器，選用的是快速型。該處理器是Altera公司推出的32位RSIC嵌入式處理器，可根據(jù)需要配置為快速、標(biāo)準(zhǔn)、經(jīng)濟(jì)3種類型，提供滿足性能與成本的最佳方案。每個模塊中都配備1個FIFO，用于存儲消息；配備2個RAM存儲器，組成乒乓結(jié)構(gòu)，用于存儲原始數(shù)據(jù)或結(jié)果數(shù)據(jù)，同時可用于DMA傳輸控制。
    主控制器模塊與多個從處理器模塊構(gòu)成主從結(jié)構(gòu)。主控制器集中管理所有的從處理器模塊；所有的從處理器模塊相互獨(dú)立，互不影響，運(yùn)行時可相互替代。主控制器模塊與系統(tǒng)的所有外設(shè)及所有的從處理器模塊都是通過Avalon總線相互連接。該總線是一種協(xié)議較為簡單的片內(nèi)總線，處理器可通過該總線與外界進(jìn)行數(shù)據(jù)交換。

2 通信機(jī)制的設(shè)計
    在本文所設(shè)計的系統(tǒng)中，各個模塊之間都采用消息進(jìn)行通信，如主控制器與從處理器之間的通信、處理任務(wù)的分配、處理結(jié)果的反饋等。對于數(shù)據(jù)的傳遞，如果數(shù)據(jù)量比較小，可以把數(shù)據(jù)附在消息中進(jìn)行傳遞；如果數(shù)據(jù)量比較大，則用DMA進(jìn)行存儲器到存儲器之間的快速移動。
2. 1 消息結(jié)構(gòu)的設(shè)計
    消息是該系統(tǒng)的通信基礎(chǔ)，也是系統(tǒng)運(yùn)行的重要環(huán)節(jié)，因此定義一種結(jié)構(gòu)通用又易于識別的消息結(jié)構(gòu)顯得十分重要。在該系統(tǒng)中，采用的是可變長度的消息結(jié)構(gòu)：{類型；長度；子類型；參數(shù)1；參數(shù)2；…；參數(shù)N}。
    其中長度指的是其后的數(shù)據(jù)個數(shù)，不包括類型及自身。這樣處理有利于消息的傳遞與讀取。在消息結(jié)構(gòu)中，類型、長度、子類型這3個字段在消息中的位置固定，有利于消息的解析。如根據(jù)消息中的類型與子類型字段，可快速轉(zhuǎn)到相應(yīng)的處理函數(shù)進(jìn)行處理，根據(jù)長度字段，可準(zhǔn)確地判斷消息中參數(shù)的個數(shù)；將“子類型”排在“長度”之后，則有利于消息的讀取。
2．2 消息的傳遞
    消息的傳遞過程就是向目標(biāo)消息存儲器FIFO寫入消息數(shù)據(jù)的過程。由于系統(tǒng)采用的是主從結(jié)構(gòu)，當(dāng)消息在控制器與處理器之間的不同方向傳遞時，傳遞過程并不相同。
2．2．1 控制器到處理器方向
    控制器到處理器方向的連接屬于一對多的模式，每條通路各自獨(dú)立，因此該方向上的傳遞比較簡單，由控制器直接向目標(biāo)FIFO寫入數(shù)據(jù)即可。該方向的傳遞流程圖如圖2(a)所示。

2．2．2 處理器到控制器方向
    處理器到控制器方向的連接屬于多對一的模式，當(dāng)處理器同時有消息要傳遞給控制器時會引起沖突。為解決該沖突，系統(tǒng)引入了互斥核。因此該方向上的消息傳遞時需要先鎖定互斥核，才能向控制器的FIFO寫入消息數(shù)據(jù)。該方向的傳遞流程圖如圖2(b)所示。
2．3 消息的讀取
    消息的讀取過程為處理器從消息存儲器FIFO讀出數(shù)據(jù)的過程。由于采用的是雙端口FIFO，數(shù)據(jù)的寫入與讀取可同時進(jìn)行。但由于處理器可能存在中斷、寫入與讀出速率不一致等原因，因此消息的讀取采用異步讀取的方式，即判斷FIFO中的數(shù)據(jù)個數(shù)，先讀取消息的前兩個字節(jié)，獲得該消息的長度，然后根據(jù)該長度等待消息傳遞完畢，再一次性讀取剩余消息數(shù)據(jù)。
2．4 消息的處理
    消息讀取完之后，首先發(fā)送確認(rèn)消息給發(fā)送者，表示成功收到了消息。然后根據(jù)洧息中的類型跳轉(zhuǎn)到該類型的處理函數(shù)，接著再根據(jù)消息中的子類型跳轉(zhuǎn)到該子類型的處理函數(shù)。最后，當(dāng)任務(wù)執(zhí)行完之后發(fā)送任務(wù)結(jié)束消息。
2．5 數(shù)據(jù)移動
    當(dāng)系統(tǒng)中有大量的數(shù)據(jù)需要移動時，為了減少系統(tǒng)的開銷，加入DMA核。數(shù)據(jù)的移動由DMA核控制，而DMA核由控制器進(jìn)行控制。因此，從處理器如果有移動數(shù)據(jù)的需要，需要用消息先通知控制器，然后由控制器控制DMA進(jìn)行移動。圖3為控制器利用DMA進(jìn)行數(shù)據(jù)移動的流程圖。

2．6 容錯性設(shè)計
    當(dāng)系統(tǒng)長時間運(yùn)行時，不排除處理器出現(xiàn)問題的可能性，因此需要引入容錯性設(shè)計，保證系統(tǒng)能正確運(yùn)行。
    首先，主控制器中定義一個從處理器列表。從處理器初始化完成時，發(fā)送初始化完成消息，主控制器對發(fā)送消息的從處理器進(jìn)行登記，并添加到列表。
    接著，主控制器中定義一個任務(wù)結(jié)構(gòu)，包含任務(wù)所屬的組、任務(wù)ID、任務(wù)允許最長處理時間、任務(wù)開始處理的時間等字段。運(yùn)行時，主控制器根據(jù)事先設(shè)計的程序生成任務(wù)列表，然后根據(jù)從處理器列表分配任務(wù)，并記錄任務(wù)處理開始時間。
    然后，主控制器反復(fù)查詢?nèi)蝿?wù)列表，檢查任務(wù)時間。當(dāng)發(fā)現(xiàn)任務(wù)超時，則重新分配該任務(wù)，使得系統(tǒng)仍能正常工作，并將處理該任務(wù)的從處理器從列表中別除，發(fā)出警報。

3 實驗與結(jié)果
    為了驗證該系統(tǒng)的可行性及性能，本文采用JPEG編碼器(以DCT變換為基礎(chǔ)的有損壓縮算法)作為該系統(tǒng)的測試程序。DCT算法的大致流程為：對于一塊最小數(shù)據(jù)處理單元(MCU)，先把數(shù)據(jù)從空間域變換到頻率域，從而去除數(shù)據(jù)的冗余度；量化器用加權(quán)函數(shù)來產(chǎn)生對人眼優(yōu)化的量化DCT系數(shù)，同時熵編碼器將量化DCT系數(shù)的熵最小化。
    其中前向DCT的變換公式如下：
   
    由上述公式可見，前向DCT變換是相當(dāng)耗時的一部分，因為該部分需要求取余弦值，然后求積與求和，并且進(jìn)行的都是浮點(diǎn)運(yùn)算；運(yùn)用快速算法可減少該部分的處理時間。在JPEG編碼框圖中，前向DCT處理的都是8×8大小的數(shù)據(jù)塊，每個數(shù)據(jù)塊之間相互獨(dú)立，因此可同時進(jìn)行計算。在熵編碼過程中，對直流系數(shù)DC的編碼采用的是差分脈沖編碼調(diào)制(DPCM)方法，需要用到前一塊MCU數(shù)據(jù)的DC值，所以需要等待前一塊MCU的量化結(jié)果，結(jié)合本文所設(shè)計的系統(tǒng)，采用1：1：1的壓縮比，可將JPEG編碼算法按圖4所示的流程進(jìn)行分解處理。

    在Altera公司的芯片EP3C25F324C8上利用SOPC完成了圖1所示的系統(tǒng)體系結(jié)構(gòu)。用Quartus軟件進(jìn)行綜合，綜合結(jié)果如表1所列。利用Nios II IDE完成了JPEG編碼程序。程序運(yùn)行時，利用時間戳(timestamp)測得圖像編碼所用的時間，并用公式Sp==T1／Tp計算得到加速比Sp，其中T1是單處理器時的運(yùn)行時間，Tp為有p個處理器時的運(yùn)行時間。結(jié)果如表2所列。

    在FPGA中，LE的開銷量Z可分為處理器用量X與系統(tǒng)用量Y，因此Z≈N×X+Y，結(jié)合表1的數(shù)據(jù)可計算得出，一個處理器對應(yīng)的LE使用量約為3 769，占總量的15．3％。
    在表2中，PC機(jī)的處理頻率是FPGA軟處理器的頻率的2 000／100=20倍，F(xiàn)PGA單處理器的處理時間是PC機(jī)的5 601 730／20 861≈268倍，可見與頻率不成正比。主要原因為PC機(jī)支持浮點(diǎn)運(yùn)算，而FPGA的軟核處理器為定點(diǎn)運(yùn)算。
    由表2可看出，每增加一個處理器，加速比可提升50％，因此增加處理器的數(shù)量可明顯提升系統(tǒng)性能，而增加一個處理器在硬件上只需增加15．3％的開銷，因而具有一定的性價比。另外，由于處理器之間是相互獨(dú)立的，并在硬件結(jié)構(gòu)與軟件設(shè)計上保持一致，這使得當(dāng)增加處理器時，只需修改一些配置參數(shù)即可，這有利于減少增加處理時的工作量和開發(fā)成本。
    系統(tǒng)運(yùn)行于4個處理器時，運(yùn)行過程中突然斷開一個處理器，模擬處理器出現(xiàn)問題的情況，測得系統(tǒng)仍能正常輸出，運(yùn)行時間為2 551 542 μs。相比正常情況的2 108 085μs，顯然處理時間有所延長，但此時系統(tǒng)仍能正常輸出，因而證實了該系統(tǒng)具有一定的容錯性。

結(jié)語
    針對目前多處理器系統(tǒng)針對性強(qiáng)、開發(fā)難度大、不具備容錯性的不足，本文提出了一種基于消息機(jī)制的多處理器系統(tǒng)，實現(xiàn)了多處理器系統(tǒng)的通用性設(shè)計，簡化系統(tǒng)的設(shè)計難度，同時具有一定的容錯性與穩(wěn)定性。在文中利用FPGA技術(shù)進(jìn)行仿真驗證。系統(tǒng)實驗表明，增加處理器數(shù)量可明顯提升系統(tǒng)的性能，并具有一定的性價比。在系統(tǒng)中的某一個處理器出現(xiàn)問題時，系統(tǒng)仍能正常輸出，具有一定的容錯性。