一種基于FPGA的三電平原理及實(shí)現(xiàn)方式

摘要：針對(duì)兩電平DSP2407控制板在三電平逆變器控制中資源不足的問(wèn)題，在不改變?cè)谐墒焖惴ê陀布幕A(chǔ)上，提出一種基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的三電平實(shí)現(xiàn)方法。采用FPGA構(gòu)造了三電平脈寬調(diào)制(PWM)IP核，包含三電平調(diào)制策略、驅(qū)動(dòng)脈沖分配和保護(hù)、死區(qū)補(bǔ)償、零序電壓注入、中點(diǎn)電壓平衡控制及阻尼振蕩抑制算法等功能，并解決了DSP與FPGA的同步問(wèn)題?；贔PGA和DSP構(gòu)建一個(gè)三電平逆變器硬件平臺(tái)，在一臺(tái)30 kW三相異步電機(jī)上完成了相關(guān)實(shí)驗(yàn)。實(shí)驗(yàn)結(jié)果驗(yàn)證了該方法的可行性和正確性，為兩電平調(diào)速算法拓展到三電平應(yīng)用場(chǎng)合提供了一種簡(jiǎn)單通用的實(shí)現(xiàn)方式。
關(guān)鍵詞：三電平；現(xiàn)場(chǎng)可編程門(mén)陣列；死區(qū)補(bǔ)償；阻尼振蕩

1 引言
    三電平拓?fù)浣Y(jié)構(gòu)具有輸出容量大、輸出電壓高、電流諧波含量小等優(yōu)點(diǎn)，使得該結(jié)構(gòu)在高壓大功率交流電機(jī)變頻調(diào)速領(lǐng)域得到廣泛應(yīng)用。目前，在1～4 kV電壓等級(jí)的電機(jī)調(diào)速中，應(yīng)用最廣泛的是中點(diǎn)箝位三電平逆變器。在變頻調(diào)速控制系統(tǒng)中，基本的調(diào)速理論是相同的，區(qū)別就在于不同的拓?fù)浣Y(jié)構(gòu)所帶來(lái)的特殊性，如PWM策略、驅(qū)動(dòng)脈沖的分配、中點(diǎn)電位平衡控制等。
    隨著微電子技術(shù)和EDA技術(shù)的快速發(fā)展，應(yīng)用硬件的并行性實(shí)現(xiàn)一些復(fù)雜算法是近幾年興起的一種全新的設(shè)計(jì)思想。
    針對(duì)兩電平電壓源型變頻器已實(shí)現(xiàn)產(chǎn)品化的情況，在不改變?cè)袃呻娖秸{(diào)速算法的前提下，提出一種將原兩電平控制板擴(kuò)展為三電平控制板的FPGA實(shí)現(xiàn)方法，構(gòu)造了三電平PWM IP核。利用硬件語(yǔ)言并行執(zhí)行的快速性，實(shí)現(xiàn)了三電平調(diào)制策略、驅(qū)動(dòng)脈沖分配和保護(hù)、死區(qū)補(bǔ)償算法、零序電壓注入、中點(diǎn)電壓平衡控制算法、阻尼振蕩抑制算法等功能，是一種簡(jiǎn)單、快速且節(jié)約成本的方法。

2 控制系統(tǒng)整體功能描述
    圖1為DSP與FPGA的控制系統(tǒng)整體功能描述框圖。如圖1所示，DSP完成原有兩電平調(diào)速控制算法，將得到的兩相靜止坐標(biāo)下電壓參考值uα
和uβ通過(guò)數(shù)據(jù)總線傳給FPGA中相應(yīng)的寄存器。FPGA中，uα和uβ經(jīng)2s／3s變換為a，b，c坐標(biāo)系中的三相調(diào)制電壓uas，ubs和ucs。為提高SPWM中較低的電壓利用率，在原調(diào)制波中注入了三電平零序電壓；為克服三電平拓?fù)浣Y(jié)構(gòu)固有的中點(diǎn)不平衡問(wèn)題，加入了中點(diǎn)平衡算法；為解決空載V／F控制下逆變器輸出電流波形在某一頻段振蕩，加入了阻尼振蕩抑制算法；為降低低頻下死區(qū)時(shí)間對(duì)輸出電流波形造成的影響，加入了死區(qū)補(bǔ)償算法。最后得到的調(diào)制波，經(jīng)PWM發(fā)生器，加入死區(qū)后形成a，b，c三相的12路PWM驅(qū)動(dòng)信號(hào)。FPGA中載波周期和死區(qū)時(shí)間都有對(duì)應(yīng)的寄存器，可通過(guò)DSP按需更改。各算法模塊也由DSP單獨(dú)控制，根據(jù)電機(jī)運(yùn)行條件部分或全部使能。

2．1 電壓利用率
    為提高直流母線電壓利用率，采用SPWM+零序電壓注入(與SVPWM等效)的方法。調(diào)制度m定義為調(diào)制波幅值與載波幅值的比。在線性調(diào)制區(qū)內(nèi)，m=1．154時(shí)，電壓利用率達(dá)到100％。
    區(qū)別于兩電平的零序電壓計(jì)算方法(在兩電平中，Uz=-(Umax+Umin)／2)，利用VHDL語(yǔ)言編寫(xiě)了適用于三電平的零序電壓算法：
   
    模塊fangxiang用于判斷三相參考電壓的異號(hào)相及大小順序，模塊zero和除法器根據(jù)三電平的零序電壓算法輸出零序電壓分量。
2．2 死區(qū)補(bǔ)償算法
    死區(qū)補(bǔ)償算法主要包括補(bǔ)償死區(qū)時(shí)間、IGBT開(kāi)通和關(guān)斷延時(shí)、IGBT及續(xù)流二極管的管壓降等。在此采用了三電平逆變器的死區(qū)補(bǔ)償算法，根據(jù)伏秒特性，分別從死區(qū)時(shí)間和管壓降兩方面對(duì)死區(qū)時(shí)間進(jìn)行補(bǔ)償。
    省略具體推導(dǎo)過(guò)程得出a，b，c相補(bǔ)償時(shí)間為：
   
    式中：Td為死區(qū)時(shí)間；Ton為開(kāi)通時(shí)間；Toff為關(guān)斷時(shí)間；ias為三相電流；Ts為開(kāi)關(guān)周期，Udc為直流母線電壓；k為根據(jù)不同扇區(qū)得到的系數(shù)。
    利用VHDL語(yǔ)言編寫(xiě)了死區(qū)補(bǔ)償模塊。
2．3 阻尼振蕩抑制
    電機(jī)開(kāi)環(huán)V／F控制系統(tǒng)中，輕載時(shí)在某一頻段內(nèi)會(huì)出現(xiàn)電流的持續(xù)振蕩，嚴(yán)重時(shí)甚至?xí)鹱冾l器過(guò)流保護(hù)或燒毀功率模塊。文獻(xiàn)提出一種基于穩(wěn)定無(wú)功電流的方法，取得了良好效果。此處采用的方法是根據(jù)電流波動(dòng)的大小，在調(diào)制波中加入校正量以抑制電流波動(dòng)的惡化，相比無(wú)功電流控制算法更加簡(jiǎn)單，控制原理如圖2所示。

    在圖2中，經(jīng)電流傳感器測(cè)得的各相電流值inew與經(jīng)濾波模塊后得到的基波電流值idd求差后，得到此時(shí)電流的波動(dòng)趨勢(shì)，根據(jù)這種趨勢(shì)的方向和大小，在原調(diào)制波上疊加usu大小的抑制量，從而形成一種負(fù)反饋，達(dá)到抑制電流脈動(dòng)的作用。
   
    式中：k為比例系數(shù)；Ts為SPWM載波周期。
2．4 中點(diǎn)電位平衡控制算法
    中點(diǎn)平衡算法采用VHDL語(yǔ)言實(shí)現(xiàn)，算法參考文獻(xiàn)，此處不再贅述。
2．5 同步分析
    圖3示出DSP與FPGA之間的信號(hào)連接圖，虛線框內(nèi)為原有的兩電平連接圖。FPGA和DSP之間通過(guò)擴(kuò)展接口相連，接口信號(hào)包括雙向8位數(shù)據(jù)總線D0～D7及13位地址總線A0～A12、片選信號(hào)DS．OPTION、讀信號(hào)RD、寫(xiě)信號(hào)WR、復(fù)位信號(hào)RESET和+5 V電源。FPGA內(nèi)建立的三電平PWM IP核中，譯碼模塊通過(guò)地址總線、讀寫(xiě)信號(hào)和片選信號(hào)產(chǎn)生各寄存器的選通信號(hào)，數(shù)據(jù)總線通過(guò)選通信號(hào)完成對(duì)應(yīng)地址的數(shù)據(jù)寄存器的讀取或?qū)懭?。文獻(xiàn)中也提到了類似的實(shí)驗(yàn)平臺(tái)，區(qū)別在于DSP和FPGA之間無(wú)硬件同步信號(hào)，若不采取措施，則會(huì)使得DSP程序和FPGA程序的中斷不同步，兩者間微小的誤差經(jīng)過(guò)一段時(shí)間的累計(jì)會(huì)造成電流周期性脈動(dòng)。此處采用軟件同步的方法，通過(guò)在DSP每次中斷開(kāi)始時(shí)控制FPGA內(nèi)三電平PWM IP核中的同步信號(hào)使能寄存器，將載波發(fā)生器清零，實(shí)現(xiàn)了DSP和FPGA的同步，保證了系統(tǒng)長(zhǎng)時(shí)間運(yùn)行的可靠性。

3 硬件條件和實(shí)驗(yàn)參數(shù)
    在AC／DC／AC變頻器上進(jìn)行了開(kāi)環(huán)V／F控制的實(shí)驗(yàn)，整流側(cè)采用不控整流電路，輸入線電壓為380 V，逆變側(cè)為二極管箝位三電平逆變器結(jié)構(gòu)，負(fù)載為30 kW異步電機(jī)。開(kāi)關(guān)頻率設(shè)為1 kHz，采樣時(shí)間為1 ms，設(shè)置的死區(qū)時(shí)間為10μs。實(shí)驗(yàn)主要驗(yàn)證了電壓利用率算法和低頻情況下死區(qū)補(bǔ)償算法、阻尼振蕩抑制算法的正確性。

4 實(shí)驗(yàn)結(jié)果及分析
    圖4分別為5 Hz，30 Hz時(shí)加入零序電壓注入算法的三電平相電壓波形。在圖4中，線性調(diào)制區(qū)內(nèi)，m=1．154時(shí)，電壓利用率達(dá)到100％。變頻器輸入、輸出線電壓皆為380 V。

    圖5為流入電機(jī)的a，b，c三相電流，經(jīng)3s／2s變換后得到的iα，iβ波形。圖5a，b為2 Hz時(shí)加入死區(qū)補(bǔ)償算法前后的波形。可見(jiàn)，加入死區(qū)補(bǔ)償算法后iα，iβ波形明顯好轉(zhuǎn)。圖5c為10 Hz時(shí)加入死區(qū)補(bǔ)償后的波形，此時(shí)電流出現(xiàn)了振蕩。圖5d為10 Hz時(shí)加入死區(qū)補(bǔ)償和阻尼振蕩抑制算法的波形，可見(jiàn)電流振蕩得到明顯改善，證明了阻尼振蕩抑制算法的正確性。

5 結(jié)論
    采用FPGA實(shí)現(xiàn)了原有兩電平控制板向三電平控制系統(tǒng)的轉(zhuǎn)換，DSP負(fù)責(zé)的控制算法部分和FPGA負(fù)責(zé)的發(fā)波部分相互獨(dú)立。同時(shí)，構(gòu)建了三電平PWM IP核，利用硬件描述語(yǔ)言編寫(xiě)了PWM調(diào)制算法、中點(diǎn)電位平衡算法、死區(qū)補(bǔ)償算法、阻尼振蕩抑制算法及零序電壓注入算法。實(shí)驗(yàn)結(jié)果證明了利用FPGA實(shí)現(xiàn)兩電平向三電平轉(zhuǎn)換的可行性及PWM IP核的正確性，為三電平系統(tǒng)的實(shí)用化提供了一種具體的實(shí)現(xiàn)思路。