Allegro SI在高速PCB設(shè)計中的應(yīng)用

在Allegro SI的參數(shù)設(shè)置環(huán)境中你可以針對不同pcb設(shè)計要求規(guī)定不同的約束條件。這些不同的約束條件可以通過參數(shù)分配表分配給電路板上不同的特定區(qū)域，或者分配給某一個信號組(group)，甚至具體到某一個網(wǎng)絡(luò)。這些約束條件包括了范圍廣泛的物理和電氣性能參數(shù)，如常見的PCB線寬，過孔數(shù)目，阻抗范圍，還有峰值串?dāng)_，過沖特性，信號延時，阻抗匹配等。

Allegro SI內(nèi)部包括SigNoise信號完整性分析工具，SigNoise能接受IBIS，Elecmodel和Quad模型，轉(zhuǎn)換成其獨特的設(shè)計模型化語言(DML)以完成復(fù)雜I/O結(jié)構(gòu)的建模。這種結(jié)構(gòu)內(nèi)有可編程驅(qū)動強(qiáng)度緩沖器，動態(tài)上拉/下拉I/O緩沖器和動態(tài)鉗位二極管。這種復(fù)雜的I/O結(jié)構(gòu)模型是純IBIS模型難以作到的。DML語言以Spice語言為基礎(chǔ)，把IBIS模型嵌套在較大的宏模型中，在較大的Spice模型中有功能性IBIS模型，因此pcb設(shè)計培訓(xùn)SigNoise能以快得多的速度進(jìn)行仿真，而這種速度是純Spice模型所無法達(dá)到的。

“高速”設(shè)計并不是只適用于以較高時鐘速率運行的設(shè)計，隨著驅(qū)動器的上升和下降時間縮短，信號完整性和EMC問題就會加大。如果所用片子的信號和時鐘邊沿速率為1至2ns或更快，即使運行在幾兆赫的板子也要精心考慮。信號傳遞速度快的板子在設(shè)計時就要采用虛擬樣板，先對系統(tǒng)功能進(jìn)行透徹的仿真，然后決定電路圖的布局布線。所謂虛擬樣板是供設(shè)計者先行模擬仿真的系統(tǒng)模型。對模擬樣板進(jìn)行仿真，是為了分析信號的完整性和EMC性能，這意味著樣板里必須有足夠精確的器件模型。片子模型通常有兩類：一類是功能級;另一類是電路/器件級，后者一般用的是Spice語言或類似Spice的語言。功能級模型用于對系統(tǒng)級整體設(shè)計的評估，而電路/器件模型則用于對設(shè)計內(nèi)部各個零部件進(jìn)行精確分析，找出難以鑒定的隱患。對這兩類模型都要進(jìn)行仿真，并檢查器件互連及板子通路。

IBIS模型是用于描述I/O緩沖信息特性的模型，一個輸出輸入端口的行為描述可以分解為一系列的簡單的功能模塊，由這些簡單的功能模塊就可以建立起完整的IBIS模型，包括封裝所帶來的寄生參數(shù)、硅片本身的寄生電容、電源或地的嵌壓保護(hù)電路、門限和使能邏輯、上拉和下拉電路等。

Allegro SI是Cadence公司為了滿足高速系統(tǒng)和板級設(shè)計需要而開發(fā)的工程設(shè)計環(huán)境。它將功能設(shè)計和物理實際設(shè)計有機(jī)的結(jié)合在一起。設(shè)計工程師能在直觀的環(huán)境中探索并解決與系統(tǒng)功能息息相關(guān)的高速設(shè)計問題。在進(jìn)行實際的布局和布線之前，Allegro SI Interconnect Designer使設(shè)計工程師在時間特性，信號完整性，EMI，散熱及其他相關(guān)問題上作出最優(yōu)化的設(shè)計。這種統(tǒng)一的考慮不僅在單塊板的系統(tǒng)中得到完美體現(xiàn)，更能在多塊板構(gòu)成的系統(tǒng)中，包括ASIC芯片，電路板，連接電纜，插接件等之間的連接進(jìn)行分析。Allegro SI可以接受許多第三方廠商的網(wǎng)絡(luò)表信息，時間特性數(shù)據(jù)(例如IBIS模型)，提供了強(qiáng)大且易用的高速設(shè)計必須考慮的參數(shù)設(shè)置環(huán)境。元件的IBIS仿真模型由元件的制造商提供，也可以自定義元件的模型。IBIS(input/output buffer information)輸入/輸出緩沖器信息規(guī)范，是一個元件的標(biāo)準(zhǔn)模型信息。IBIS模型是一種基于V/I曲線的對I/O緩沖器快速準(zhǔn)確建摸的方法，是反映芯片驅(qū)動和接收電氣特性的一種國際標(biāo)準(zhǔn)，它提供一種標(biāo)準(zhǔn)的文件格式來記錄如驅(qū)動器輸出阻抗、上升/下降時間及輸出負(fù)載等參數(shù)，非常適合做振鈴(ringing)和串?dāng)_(crosstalk)。

Allegro SI對高速系統(tǒng)的信號完整性分析和波形仿真，在高速系統(tǒng)設(shè)計中具有指導(dǎo)意義。設(shè)計者可以在電路板預(yù)布局的情況下，就可以對系統(tǒng)特性進(jìn)行仿真，而且實踐證明，仿真結(jié)果不好的布局，在完成布線后的仿真結(jié)果也不好。在進(jìn)行布局的調(diào)整，完成布線后，再進(jìn)行仿真，對于效果不好的網(wǎng)絡(luò)分析原因，再加以針對性的改進(jìn)，直至得到滿意的布線結(jié)果。Allegro

SI仿真流程如下：