高手支招，電路板設(shè)計中如何確保信號完整性？

信號完整性(SI)問題解決得越早，設(shè)計的效率就越高，從而可避免在電路板設(shè)計完成之后才增加端接器件。SI設(shè)計規(guī)劃的工具和資源不少，本文探索信號完整性的核心議題以及解決SI問題的幾種方法，在此忽略設(shè)計過程的技術(shù)細節(jié)。

1、SI問題的提出

隨著IC輸出開關(guān)速度的提高，不管信號周期如何，幾乎所有設(shè)計都遇到了信號完整性問題。即使過去你沒有遇到SI問題，但是隨著電路工作頻率的提高，今后一定會遇到信號完整性問題。

信號完整性問題主要指信號的過沖和阻尼振蕩現(xiàn)象，它們主要是IC驅(qū)動幅度和跳變時間的函數(shù)。也就是說，即使布線拓撲結(jié)構(gòu)沒有變化，只要芯片速度變得足夠快，現(xiàn)有設(shè)計也將處于臨界狀態(tài)或者停止工作。我們用兩個實例來說明信號完整性設(shè)計是不可避免的。

在通信領(lǐng)域，前沿的電信公司正為語音和數(shù)據(jù)交換生產(chǎn)高速電路板(高于500MHz)，此時成本并不特別重要，因而可以盡量采用多層板。這樣的電路板可以實現(xiàn)充分接地并容易構(gòu)成電源回路，也可以根據(jù)需要采用大量離散的端接器件，但是設(shè)計必須正確，不能處于臨界狀態(tài)。

SI和EMC專家在布線之前要進行仿真和計算，然后，電路板設(shè)計就可以遵循一系列非常嚴格的設(shè)計規(guī)則，在有疑問的地方，可以增加端接器件，從而獲得盡可能多的SI安全裕量。電路板實際工作過程中，總會出現(xiàn)一些問題，為此，通過采用可控阻抗端接線，可以避免出現(xiàn)SI問題。簡而言之，超標準設(shè)計可以解決SI問題。

下面介紹設(shè)計過程通用的SI設(shè)計準則。

2、設(shè)計前的準備工作

在設(shè)計開始之前，必須先行思考并確定設(shè)計策略，這樣才能指導(dǎo)諸如元器件的選擇、工藝選擇和電路板生產(chǎn)成本控制等工作。就SI而言，要預(yù)先進行調(diào)研以形成規(guī)劃或者設(shè)計準則，從而確保設(shè)計結(jié)果不出現(xiàn)明顯的SI問題、串擾或者時序問題。有些設(shè)計準則可以由IC制造商提供，然而，芯片供貨商提供的準則(或者你自己設(shè)計的準則)存在一定的局限性，按照這樣的準則可能根本設(shè)計不了滿足SI要求的電路板。如果設(shè)計規(guī)則很容易，也就不需要設(shè)計工程師了。

在實際布線之前，首先要解決下列問題，在多數(shù)情況下，這些問題會影響你正在設(shè)計(或者正在考慮設(shè)計)的電路板，如果電路板的數(shù)量很大，這項工作就是有價值的。

3、電路板的層疊

某些項目組對PCB層數(shù)的確定有很大的自主權(quán)，而另外一些項目組卻沒有這種自主權(quán)，因此，了解你所處的位置很重要。與制造和成本分析工程師交流可以確定電路板的層疊誤差，這時還是發(fā)現(xiàn)電路板制造公差的良機。比如，如果你指定某一層是50Ω阻抗控制，制造商怎樣測量并確保這個數(shù)值呢?

其它的重要問題包括︰預(yù)期的制造公差是多少?在電路板上預(yù)期的絕緣常數(shù)是多少?線寬和間距的允許誤差是多少?接地層和信號層的厚度和間距的允許誤差是多少?所有這些信息可以在預(yù)布線階段使用。

根據(jù)上述數(shù)據(jù)，你就可以選擇層疊了。注意，幾乎每一個插入其它電路板或者背板的PCB都有厚度要求，而且多數(shù)電路板制造商對其可制造的不同類型的層有固定的厚度要求，這將會極大地約束最終層疊的數(shù)目。你可能很想與制造商緊密合作來定義層疊的數(shù)目。應(yīng)該采用阻抗控制工具為不同層生成目標阻抗范圍，務(wù)必要考慮到制造商提供的制造允許誤差和鄰近布線的影響。

在信號完整的理想情況下，所有高速節(jié)點應(yīng)該布線在阻抗控制內(nèi)層(例如帶狀線)，但是實際上，工程師必須經(jīng)常使用外層進行所有或者部分高速節(jié)點的布線。要使 SI最佳并保持電路板去耦，就應(yīng)該盡可能將接地層/電源層成對布放。如果只能有一對接地層/電源層，你就只有將就了。如果根本就沒有電源層，根據(jù)定義你可能會遇到SI問題。你還可能遇到這樣的情況，即在未定義信號的返回通路之前很難仿真或者仿真電路板的性能。

4、串擾和阻抗控制

來自鄰近信號線的耦合將導(dǎo)致串擾并改變信號線的阻抗。相鄰平行信號線的耦合分析可能決定信號線之間或者各類信號線之間的“安全”或預(yù)期間距(或者平行布線長度)。比如，欲將時鐘到數(shù)據(jù)信號節(jié)點的串擾限制在100mV以內(nèi)，卻要信號走線保持平行，你就可以通過計算或仿真，找到在任何給定布線層上信號之間的最小允許間距。同時，如果設(shè)計中包含阻抗重要的節(jié)點(或者是時鐘或者專用高速內(nèi)存架構(gòu))，你就必須將布線放置在一層(或若干層)上以得到想要的阻抗

5、重要的高速節(jié)點

延遲和時滯是時鐘布線必須考慮的關(guān)鍵因素。因為時序要求嚴格，這種節(jié)點通常必須采用端接器件才能達到最佳SI質(zhì)量。要預(yù)先確定這些節(jié)點，同時將調(diào)節(jié)元器件放置和布線所需要的時間加以計劃，以便調(diào)整信號完整性設(shè)計的指針。

6、技術(shù)選擇

不同的驅(qū)動技術(shù)適于不同的任務(wù)。信號是點對點的還是一點對多抽頭的?信號是從電路板輸出還是留在相同的電路板上?允許的時滯和噪聲裕量是多少?作為信號完整性設(shè)計的通用準則，轉(zhuǎn)換速度越慢，信號完整性越好。50MHZ時鐘采用500PS上升時間是沒有理由的。一個2-3NS的擺率控制器件速度要足夠快，才能保證SI的品質(zhì)，并有助于解決象輸出同步交換(SSO)和電磁兼容(EMC)等問題。

在新型FPGA可編程技術(shù)或者用戶定義ASIC中，可以找到驅(qū)動技術(shù)的優(yōu)越性。采用這些定制(或者半定制)器件，你就有很大的余地選定驅(qū)動幅度和速度。設(shè)計初期，要滿足FPGA(或ASIC)設(shè)計時間的要求并確定恰當?shù)妮敵鲞x擇，如果可能的話，還要包括引腳選擇。

在這個設(shè)計階段，要從IC供貨商那里獲得合適的仿真模型。為了有效的覆蓋SI仿真，你將需要一個SI仿真程序和相應(yīng)的仿真模型