安富利發(fā)布Xilinx Virtex

安富利公司旗下運(yùn)營機(jī)構(gòu)安富利電子元件宣布推出Xilinx Virtex -6 FPGA DSP開發(fā)工具套件。這套件是為DSP設(shè)計(jì)而打造，是Xilinx目標(biāo)設(shè)計(jì)平臺(Xilinx Targeted Design Platform) 一部分。它包括可以下載的器件定制版ISE Design Suite: System Edition 11.4，已開始接受訂購，價(jià)格為2995美元，開發(fā)人員可以通過它快速啟動其設(shè)計(jì)。

無線、航空航天和國防、儀器和醫(yī)療成像設(shè)備以及其它計(jì)算密集型設(shè)備都必須具備極高的數(shù)字信號處理能力，以及支持高性能系統(tǒng)的強(qiáng)大功能。這種對性能的高要求，加上必須適應(yīng)多種不斷涌現(xiàn)和/或改變的標(biāo)準(zhǔn)，設(shè)計(jì)面臨的挑戰(zhàn)更大。FPGA是解決這些問題的理想解決方案，它的單芯片TeraMAC/s性能和重可編程能力，讓設(shè)計(jì)的產(chǎn)品可以在不斷變化的世界里脫穎而出。

為應(yīng)對這種挑戰(zhàn)，安富利與賽靈思合作，開發(fā)并推出了第一個(gè)DSP開發(fā)工具套件，將Virtex-6 FPGA 、大小可調(diào)節(jié)的開發(fā)板、DSP IP、全套文檔、電纜、針對性的參考設(shè)計(jì)、以及進(jìn)行設(shè)計(jì)評估、修改和擴(kuò)展所需的DSP開發(fā)工具集成在一起。DSP設(shè)計(jì)人員首次能將RTL的優(yōu)點(diǎn)與使用C/C++等編程語言和MATLAB/Simulink 軟件的高層次設(shè)計(jì)流程相比較，以確定實(shí)現(xiàn)其產(chǎn)品的最佳設(shè)計(jì)流程。Virtex-6 FPGA DSP開發(fā)工具套件可以提升高達(dá)10倍生產(chǎn)力優(yōu)勢，讓設(shè)計(jì)人員更容易著手以FPGA進(jìn)行DSP設(shè)計(jì)。此套件將多種元素組合成一個(gè)全套解決方案，讓用戶在整個(gè)設(shè)計(jì)過程中都可以專注于其設(shè)計(jì)本身的獨(dú)特價(jià)值上。

安富利電子元件全球技術(shù)行銷副總裁Jim Beneke表示：“Virtex-6 FPGA DSP套件是安富利首次針對特定領(lǐng)域推出的目標(biāo)設(shè)計(jì)平臺。此開發(fā)套件能幫助客戶迅速掌握多種工具流程和設(shè)計(jì)技術(shù)，來利用Virtex-6系列FPGA進(jìn)行基于DSP的設(shè)計(jì)。”

此套件的關(guān)鍵組件之一是已預(yù)配置并完全驗(yàn)證的Virtex-6 DSP目標(biāo)參考設(shè)計(jì)。這個(gè)設(shè)計(jì)可以用來說明如何利用Virtex-6器件的信號處理功能進(jìn)行DSP設(shè)計(jì)的技術(shù)和設(shè)計(jì)流程。先進(jìn)的數(shù)字上變頻(DUC)/數(shù)字下變頻(DDC) 目標(biāo)參考設(shè)計(jì)向客戶展示了如何使用一些先進(jìn)技術(shù)，如時(shí)鐘過采樣、時(shí)分復(fù)用和利用高性能DSP48 slices來優(yōu)化信號處理性能和資源的使用等?；赥he MathWorks公司Simulink 和MATLAB的設(shè)計(jì)流程允許算法開發(fā)人員使用熟悉的建模環(huán)境來創(chuàng)建DSP硬件設(shè)計(jì)，而無需學(xué)習(xí)RTL。此套件也為有經(jīng)驗(yàn)的RTL設(shè)計(jì)人員提供了創(chuàng)建高效DSP硬件的設(shè)計(jì)技術(shù)，讓他們可以利用ISE Design Suite 和LogicCore DSP IP，也提供與高層次算法模型進(jìn)行功能正確性比對的驗(yàn)證方法。

以下是Virtex-6 DSP 目標(biāo)參考設(shè)計(jì)的一些關(guān)鍵指標(biāo)：

* RTL 和 Simulink設(shè)計(jì)源文件

* 頂層系統(tǒng)集成RTL源文件

* 仿真環(huán)境

* 測試平臺

* 實(shí)現(xiàn)環(huán)境

* 提供設(shè)計(jì)綜合所需的所有步驟和參數(shù)

* 映射(MAP), 布局布線和時(shí)序收斂(timing closure)

* 目標(biāo)參考設(shè)計(jì)指南，包括設(shè)計(jì)個(gè)性和集成的推薦流程

賽靈思公司平臺解決方案和服務(wù)營銷高級總監(jiān)Tim Erjavec 表示：“Virtex-6 DSP開發(fā)工具套件讓客戶能利用很多現(xiàn)成經(jīng)驗(yàn)和設(shè)計(jì)流程立即著手設(shè)計(jì)，極大地提高了他們使用Virtex-6 FPGA技術(shù)的生產(chǎn)力。套件中包括的DSP目標(biāo)參考設(shè)計(jì)提供了一種方便易用的、可重復(fù)使用的設(shè)計(jì)基礎(chǔ)架構(gòu)，能加速客戶的應(yīng)用開發(fā)，是賽靈思與安富利這樣的業(yè)界領(lǐng)先伙伴合作，快速部署目標(biāo)設(shè)計(jì)平臺的極佳實(shí)例。”