HyperLynx工具設(shè)計簡介

HyperLynx設(shè)計工具包括兩個部分，即LineSim(實現(xiàn)布局布線前的分析)和BoardSim(實現(xiàn)布局布線后的分析)，以下簡單地介紹使用LineSim工具來實現(xiàn)布局布線前的信號完整性分析和設(shè)計。

(1)LineSim工具

HyperLynx的LineSim工具提供一個用戶可以通過定義元器件的布局來解決布局布線前的問題，在LineSim應(yīng)用程序界面下用戶可以定義布局中的每一個元件特性。同時也可以定義元件之間的連接關(guān)系，其用戶界面和原理圖如圖1所示。

圖1 LineSim用戶界面和原理圖

在設(shè)計工具的用戶界面中，可以選擇接口器件和接口標準及驅(qū)動電流，如圖2所示。

還可以設(shè)置傳輸線的類型、參數(shù)和介質(zhì)材料，如圖3所示。

(2)終端匹配的仿真分析

當選擇傳輸線參數(shù)、接口標準、驅(qū)動電流和觀察探點之后，可以在示波器中設(shè)置相應(yīng)的工作頻率并啟動仿真和觀察結(jié)果，如圖4所示。如果波形不理想，可以修改參數(shù)和匹配電阻，然后重新運行。

圖2 設(shè)置接口的器件及接口參數(shù)

圖3 設(shè)置傳輸線和介質(zhì)材料

圖4 示波器顯示仿真分析的結(jié)果

(3)串擾分析

LineSim一個很重要的部分就是信號串擾的仿真，PCB線可能連接在一起，之間出現(xiàn)耦合。仿真信號之間的串擾可以顯示驅(qū)動器對相鄰的PCB網(wǎng)絡(luò)的影響，通過圖5所示的(Edit Transmission Line)編輯器的菜單可以實現(xiàn)線間距的調(diào)整。

圖5【Edit Transmission Line】編輯器

【Edit Transmission Line】編輯器可以修改任何一個信號網(wǎng)絡(luò)，設(shè)計工程師可以改變PCB網(wǎng)絡(luò)的寬度及PCB網(wǎng)絡(luò)之間的間距，也可以改變所有PCB網(wǎng)絡(luò)的板層信息。隨著這些設(shè)計信息修改的完成，可以立即實現(xiàn)修改后的信號分析。在前面提到的設(shè)計實例中有兩個PCB網(wǎng)絡(luò)，有效的驅(qū)動器連接在上面的電路網(wǎng)絡(luò)上，而下面的網(wǎng)絡(luò)則處于“粘低”的狀態(tài)，從處于非活動狀態(tài)的信號網(wǎng)絡(luò)上可以觀察到信號串擾的大小。很明顯，處于活動狀態(tài)的網(wǎng)絡(luò)上的信號將影響處于靜態(tài)的網(wǎng)絡(luò)。驅(qū)動器信號非?！案蓛簟保鴱慕邮掌鞯男盘栔胁浑y看出傳輸線的影響。在0V附近的信號就是受其他的驅(qū)動器影響的網(wǎng)絡(luò)。

可以采取幾種措施來改善信號網(wǎng)絡(luò)之間的串擾，一是增大信號網(wǎng)絡(luò)之間的間距；二是改變相鄰／并行的兩個網(wǎng)絡(luò)布線層；三是在總線的終端匹配方案中不要使用SIP器件；四是對于連接器來說，將地分散在連接器的各處。

單擊“Field Plotting”選項卡中的“Start”按鈕，可以看到場的分布，如圖6所示。

(4)EMC(輻射)分析

電路板上的PCB網(wǎng)絡(luò)會導致預料之外的天線效應(yīng)，而這樣的天線效應(yīng)會產(chǎn)生電磁輻射，從而導致FMC問題。當電流流過PCB網(wǎng)絡(luò)構(gòu)成的天線時會產(chǎn)生信號輻射，降低信號輻射的最佳方法就是減小導致信號完整性變差的信號電流幅度。由于時間限制，通常只對不同的信號類型進行建模和分析，并且據(jù)此為每一個信號子類型建立相應(yīng)的設(shè)計規(guī)則。對信號線進行歸類可以有效地降低花在仿真分析上的時間開銷。典型的信號分組如下。

數(shù)據(jù)／地址總線。

圖6 串擾的場觀察工具

時鐘分布網(wǎng)絡(luò)。

高速數(shù)據(jù)傳輸信號及相關(guān)的信號互連網(wǎng)絡(luò)。

LineSim EMC/BoardSim EMC可以非常方便地幫助設(shè)計工程師檢查EMC的仿真結(jié)果，并且與相關(guān)機構(gòu)的標準和規(guī)范進行比較，因而設(shè)計工程師可以很容易看出網(wǎng)絡(luò)的輻射是否會超出這些參考標準。頻譜分析儀可以直接在顯示窗口中顯示這些適當?shù)膮⒖紭藴剩阅軌蚍浅Ｈ菀椎剡M行比較。同時也可以選擇以下的標準作為設(shè)計參考標準。

(1) FCC：美國標準。

(2)CISPR：歐共體標準。

(3)VCCI：日本標準。

(4)USER：設(shè)計工程師可以定義自己的標準。

本文詳細介紹了各種影響信號完整性的設(shè)計問題及解決方案，由于信號完整性是一個無處不在的問題，因此在系統(tǒng)和單板設(shè)計時布局設(shè)計師必須與電氣工程師緊密合作，以解決這個問題。對于工程師來說，關(guān)鍵在于如何知道每種情況下應(yīng)采用何種信號完整性問題解決方法。在某些情況下，集成電路的選擇能決定信號完整性問題的數(shù)量和嚴重性。器件的邊沿速率越快，出現(xiàn)信號完整性問題的可能性越高，正確地選擇端接器件就很重要。特別是對于高速電路設(shè)計，除了選擇高性能的器件以外，還需要正確面對和處理信號完整性所帶來的各種問題。尤其是對系統(tǒng)中的時鐘等控制信號，更需要特別關(guān)注。