Xilinx可編程邏輯器件的端接技術(shù)

Xilinx可編程邏輯器件FPGA的SelectIO支持多達⒛種信號接口標準，而每一種標準包括多種驅(qū)動電流輸出。不同的驅(qū)動電流和接口標準，其輸出阻抗(內(nèi)阻)不同，因此需選擇相應(yīng)的匹配電阻。對Xilinx器件，推薦采用串行端接技術(shù)。

當選擇TTL/CMOS標準24 mA驅(qū)動電流時，其輸出阻抗大致為13Ω。若傳輸線阻抗Zo＝50Ω，那么應(yīng)該加一個JJΩ的源端匹配電阻。13Ω＋JjΩ＝46Ω(近似于50Ω，稍微有一點欠阻尼有助于信號的建立時間)。

當選擇其他傳輸標準和驅(qū)動電流時，匹配阻抗會有差異。在高速邏輯和電路設(shè)計時，對一些關(guān)鍵的信號，如時鐘及控制信號等建議一定要加源端匹配電阻，如圖1所示為單負載串行端接。

圖1 Xilinx器件的單負載串行端

對于一點到多點的設(shè)計，也需分別進行匹配處理，可采用如圖2所示的方案。

圖2 Xilinx器件的一點對多點串行端接