高速電路印刷電路板的可靠性設(shè)計(jì)

1 引言

隨著電力電子技術(shù)和計(jì)算機(jī)控制技術(shù)的發(fā)展，電力電子裝置的功能日益完善，系統(tǒng)設(shè)計(jì)越來越復(fù)雜，這就要求其控制器具有優(yōu)良的控制性能和高速的工作頻率，于是電力電子工程師越來越多的面臨高速電路的設(shè)計(jì)。而在高速電路系統(tǒng)中，過高的系統(tǒng)工作頻率將產(chǎn)生傳輸線效應(yīng)和信號完整性問題，使得基于傳統(tǒng)方法設(shè)計(jì)的印刷電路板(PCB)達(dá)不到系統(tǒng)可靠性要求。

此外，電力電子裝置采用的多是功率器件，不僅容量大而且工作頻率高，使得控制器的工作環(huán)境異常惡劣、干擾問題日益突出。在惡劣的電磁環(huán)境中，很難保證高速電路不產(chǎn)生電磁輻射或不受外界的電磁干擾。因此，控制器PCB的設(shè)計(jì)是否合理直接關(guān)系到整個系統(tǒng)的可靠性和穩(wěn)定性。本文針對采用高速DSP-TMS320F2812的電力電子控制器系統(tǒng)，論述了高速電路PCB板的可靠性設(shè)計(jì)方法。

2 高速電路與電磁兼容

通常認(rèn)為，數(shù)字邏輯電路的頻率達(dá)到或超過45MHz～50MHz，而且工作在這個頻率之上的電路已經(jīng)占到了整個電子系統(tǒng)一定的分量， 就稱為高速電路。然而，實(shí)際上是信號快速變化的邊沿引發(fā)了信號傳輸?shù)姆穷A(yù)期效果，通常約定如果線傳播延時大于數(shù)字信號驅(qū)動端上升時間的一半，則認(rèn)為此類信號是高速信號，并產(chǎn)生傳輸線效應(yīng)。因此，當(dāng)脈沖信號邊沿足夠陡時，即使是10kHz的頻率也足以產(chǎn)生傳輸線效應(yīng)，同樣屬于高速信號。

電磁兼容性是指電氣和電子系統(tǒng)、設(shè)備和裝置，在設(shè)定的電磁環(huán)境中， 在規(guī)定的安全界限內(nèi)以設(shè)計(jì)的等級或性能運(yùn)行，而不會由于電磁干擾引起損壞或不可接受的性能惡化的能力。如果在一個電路系統(tǒng)中各電路模塊之間能和諧、正常的工作而不致相互發(fā)生電磁干擾造成性能改變或無法工作， 稱這個電路系統(tǒng)是相互兼容的。為使系統(tǒng)達(dá)到電磁兼容，要求每個電路模塊盡量不產(chǎn)生電磁輻射，同叫又具有一定的抗電磁干擾的能力，以使系統(tǒng)達(dá)到相對的完全兼容。

3 高速電路電磁兼容性設(shè)計(jì)

3.1 高速PCB的疊層設(shè)計(jì)

高速印刷電路板沒計(jì)中，關(guān)鍵是要進(jìn)行PCB疊層設(shè)計(jì)以對電路板信號線進(jìn)行阻抗控制。在疊層設(shè)計(jì)中需要考慮的最基本內(nèi)容包括電源層、地層和高速信號層的分布。電路板的層數(shù)越多，高速信號層、地層、電源層的排列組合的種類也就越多。在選用時需要把握電源層和地層之間具有良好耦合的原則，以盡可能的降低二者之間的阻抗并增大電源層和地層的諧振頻率。在電力電子控制器DSP系統(tǒng)的PCB設(shè)計(jì)中采用的是四層的疊層設(shè)計(jì)，下面就以四層為例進(jìn)行說明。

對于一塊2mm厚50Ω線路阻抗控制的四層板，其常用的兩種疊層設(shè)計(jì)方式如圖3—1所示(兩方式距離離參數(shù)相同)。為保證電源和地之間具有良好的耦合，如果大部分的高速信號在TOP 層走線，應(yīng)選用方式一；如果大部分的高速信號在BOTTOM層走線，應(yīng)選用方式二。

3.2 PCB走線的拓?fù)浣Y(jié)構(gòu)設(shè)計(jì)

解決傳輸線效應(yīng)的方法之一是正確選擇布線路徑和終端拓?fù)浣Y(jié)構(gòu)。最基本的拓?fù)浣Y(jié)構(gòu)有兩種：菊花鏈?zhǔn)浇Y(jié)構(gòu)和星形結(jié)構(gòu)。在實(shí)際的設(shè)計(jì)的過程中，很難做到完全的這兩種結(jié)構(gòu)，結(jié)構(gòu)上對稱是拓?fù)湓O(shè)計(jì)的必要條件。對于菊花鏈布線， 在控制走線的高次諧波干擾方面效果最好， 但是這種走線方式布通率最低，并且不同信號接收端對信號的接收是不同步的。對于星形布線可以有效避免時鐘信號的不同步問題。

3.3 高速信號布線技巧

(1)控制關(guān)鍵信號線的走線長度

在設(shè)計(jì)有高速跳變邊沿的信號線時，為避免PCB 板上的傳輸線效應(yīng)，高速信號線的長度應(yīng)盡可能的短。對于采用COMS或TTL電路設(shè)計(jì)的系統(tǒng)，工作頻率小于10MHz時，布線長度應(yīng)小于700mil，上作頻率在50MHz時，布線長度應(yīng)小于150mil；工作頻率超過75MHz時，布線長度應(yīng)在100mil以內(nèi)。超過這個標(biāo)準(zhǔn)就會存在傳輸線效應(yīng)。

(2)選擇合理的導(dǎo)線寬度

PCB 導(dǎo)線的最小寬度主要由導(dǎo)線與絕緣基板間的粘附強(qiáng)度和流過它們的電流值決定。當(dāng)銅箔厚度為2mil、寬度為40—60mil時， 通過2A的電流溫度低于3℃ 因此導(dǎo)線寬度為60mil可滿足要求。對于數(shù)字電路，通常選8－12mil導(dǎo)線寬度。當(dāng)然，只要允許還是盡可能用寬線。由于采用了電源層和地層，所以不存存電源線和地線的寬度問題。整板范圍一般可以取10mil左右。

導(dǎo)線的最小間距主要由最壞情況下的線間絕緣電阻和擊穿電壓決定。對于數(shù)字電路，在工藝允許的情況下，可使間距小至5～8mil。印制導(dǎo)線拐彎處一般取圓弧形， 而直角或夾角在高頻電路中會影響電氣性能 此外，用大面積銅箔時，選用柵格形狀。

(3)交叉干擾及傳輸線間串?dāng)_的抑制

高速信號線近距離平行走線時，會引入“交叉干擾” 在同一層內(nèi)， 若無法避免平行走線，可在平行信號線的鄰層放置大面積的“地” 來減少干擾。設(shè)計(jì)中選用疊層設(shè)計(jì)方式一，在走線層的鄰層恰是地層。在相鄰層間，走線必須遵循橫平豎垂的走線原則，否則會造成線間的串?dāng)_，增加EMI輻射。對于采用3—1所示的疊層設(shè)計(jì)的四層電路板，高速信號走線層之間有一個地層隔開并不直接相鄰，且高速信號層的間距較大，所以設(shè)計(jì)時基本上沒有考慮層間干擾，但通常還是會遵循橫平豎垂的原則，該原則不僅可以抑制干擾， 而且可以大大提高手動布線的布通率。

3.4 時鐘源的設(shè)計(jì)

為減小高頻時鐘信號的干擾，盡可能選用滿足系統(tǒng)要求的最低頻率時鐘。新型DSP TMS320F2812提供內(nèi)部鎖相環(huán)倍頻技術(shù)，最高可以實(shí)現(xiàn)5倍的倍頻頻率。內(nèi)部時鐘最高可達(dá)150MHz， 因此，外部最低可以采用30MHz的時鐘源。

在布局時，時鐘源盡可能靠近DSP器件，以縮短傳輸線長度走線盡量短，以減少噪聲干擾及分布電容的影響。當(dāng)實(shí)際難以實(shí)現(xiàn)時，可用地線將時鐘信號線進(jìn)行“包地”處理。

在設(shè)計(jì)中，選用30MHz有源晶振，其外殼接地，并采用SN74LVC14G進(jìn)行電平轉(zhuǎn)換。同時對于時鐘源還采用了鐵氧體磁環(huán)和電容器構(gòu)成的濾波器進(jìn)行電源濾波，以及RC濾波電路對輸出時鐘信號進(jìn)行濾波。其設(shè)計(jì)電路如圖3-2所示。

4 電源可靠性設(shè)計(jì)

在電路設(shè)計(jì)中，通常關(guān)心的是信號的完整性問題，而把電源和地當(dāng)成理想的情況來處理。這樣做雖然能使問題簡化，但在高速電路中， 電源系統(tǒng)也是影響信號畸變的主要原因之一。因此，在高速電路的PCB設(shè)計(jì)中需要考慮電源系統(tǒng)的可靠性問題。設(shè)計(jì)電源布線過程中通常存在兩個問題：高頻電磁場引入的電源噪聲和線路阻抗帶來的壓降。為解決該問題可以采用兩種方案：一是采用電源總線技術(shù)；一是采用單獨(dú)的電源層進(jìn)行供電。在控制器系統(tǒng)PCB的設(shè)計(jì)中，選用了第一種方案。

4.1 跨分割問題

由于電力電子控制器控制的都是功率器件，而本身又需要提高工作速度降低功耗， 因此一塊PCB 中就會存在多種電源和地，如24V,+15V,-15V,5V,3.3V,1.8V,GND(模擬地),DGND(數(shù)字地)。為了不增加電路板的疊層以大幅降低制作成本， 同時保證電路板的可靠性， 就需要按照電路板的特點(diǎn)進(jìn)行內(nèi)電層分割。這又會導(dǎo)致電源和地平面的不完整，帶來了跨分割問題。

跨分割問題主要因?yàn)閮?nèi)電的分隔以及密集過孔在內(nèi)電層形成狹長隔離帶而產(chǎn)生，其主要危害有：導(dǎo)致走線阻抗不連續(xù)引起信號的反射；增加電流環(huán)路面積，加大環(huán)路電感使波形產(chǎn)生振蕩；增加電磁輻射；增加發(fā)生磁場耦合的可能等等。

為避免跨分割問題的產(chǎn)生，在設(shè)計(jì)時需要注意以下幾個方面：

進(jìn)行內(nèi)電層分割時要注意會對哪些信號產(chǎn)生影響， 并進(jìn)行適當(dāng)?shù)恼{(diào)整。

過孔設(shè)計(jì)不要過于密集， 以免造成電源和地平面的隔離帶。

接插件定義時充分考慮對內(nèi)電層的影響，避免造成隔離。

走線要避免穿越隔離帶。
　
4.2 考慮電源和地的去耦

PCB 設(shè)計(jì)的常規(guī)做法之一是在印制板的電源和地等各個關(guān)鍵部位配置適當(dāng)?shù)娜ヱ铍娙荨Ｈヱ铍娙莸呐渲贸Ｗ裱缦略瓌t：

電源輸入端跨接10－100uF的電解電容器。如有可能，接100uF 以上的更好。

原則上每個集成電路芯片都應(yīng)布置一個0．01uF的瓷片電容，也可每4－10個芯片布置一個1～10uF 的鉭電容。

對于存儲器件， 在芯片的電源線和地線之間直接接入去耦電容。

電容引線不能太長，引線越短去耦效果越好。特別地，高頻旁路電容不能有引線。

去耦電容要求較高的時候，不能使用瓷片電容或電解電容，而要選用鉭電容或聚酯電容，因前者分布電感較大。

5 結(jié)束語

本文依據(jù)高速電路電磁兼容理論，同時結(jié)合TMS320F2812 PCB 制作過程中的實(shí)踐經(jīng)驗(yàn)，論述了高速電路系統(tǒng)PCB設(shè)計(jì)中的可靠性設(shè)計(jì)方法， 為工程應(yīng)用提供了可行途徑。