摘 要： 恒虛警處理技術(shù)可以使雷達在保持較高發(fā)現(xiàn)概率的同時，降低虛警概率。為了提高機載雷達在雜波與噪聲背景條件下發(fā)現(xiàn)目標(biāo)的能力，針對復(fù)雜統(tǒng)計模型應(yīng)用的局限性，提出了一種基于FPGA的恒虛警模塊的設(shè)計思想，并在軟件平臺環(huán)境下，對設(shè)計方法的可行性進行了仿真驗證。
關(guān)鍵詞： 恒虛警檢測；FPGA；GO-CFAR算法；模塊
當(dāng)前，雷達面臨強烈的電子干擾以及各種各樣的噪聲和雜波干擾，在復(fù)雜背景條件下的恒虛警率(CFAR)檢測一直是雷達信號處理研究的熱點和難點問題，而機載雷達采用的多工作模式及其所處的復(fù)雜的地、海雜波環(huán)境使CFAR檢測面臨的困難尤為突出。因此對雷達回波的CFAR處理技術(shù)的研究也極其重要。
由于實際的目標(biāo)檢測可能面臨種類多樣的地物覆蓋類型，因此對描述雜波統(tǒng)計特性的統(tǒng)計分布模型提出了很高的要求。簡單的統(tǒng)計模型對地物覆蓋類型的建模能力不足，影響檢測的精度；復(fù)雜的統(tǒng)計模型對地物覆蓋類型的建模能力較高，相應(yīng)的檢測精度較高，但由于其參數(shù)估計困難，計算量較大，導(dǎo)致算法的實用性大打折扣。
本文設(shè)計了一種基于FPGA的恒虛警檢測模塊，解決復(fù)雜的統(tǒng)計模型中參數(shù)估計困難且計算量大的問題。
1 CFAR檢測算法
雷達所面臨的雜波都是由天線波束照射內(nèi)的大量散射單元的散射信號疊加而成，因此可以認為這些雜波是近似高斯分布的，雜波回波經(jīng)幅度檢波后，幅度概率密度符合瑞利分布：
為了減小邊緣效應(yīng)的影響，對單元平均恒虛警檢測器進行了改進，提出了兩側(cè)單元平均選大(GO-CFAR)恒虛警檢測器[4]。GO-CFAR算法的基本流程如圖1所示。輸入信號包括檢測單元Y和2n個參考單元。參考單元位于檢測單元兩側(cè)，前后各n個。保護單元主要用在單目標(biāo)情況下，防止目標(biāo)能量泄漏到參考單元影響檢測效果。ε為總的雜波功率水平的估計，是選取前面n個參考單元和與后面n個參考單元之和中的大者作為ε，K為標(biāo)稱化因子，它和ε的乘積作為參考門限電平。當(dāng)檢測單元的值超過K×ε時，認為有目標(biāo)；反之，認為無目標(biāo)[5]。
2 CFAR檢測模塊的FPGA實現(xiàn)
2.1 CFAR總體設(shè)計框圖
在所設(shè)計的檢測模塊中，F(xiàn)PGA大體上可以分為求均值模塊、目標(biāo)判決模塊、目標(biāo)結(jié)果報告模塊，如圖2 所示。首先FPGA完成對輸入數(shù)據(jù)的求均值，數(shù)據(jù)進來以后通過一個加法器計算參考窗的部分和，并對先得到的參考窗部分和進行延時，使其能夠與后面的參考窗部分和同時到達比較選大器。然后下面的測試單元也經(jīng)過延時后與比較器選出來的較大的數(shù)即檢測門限同時進入判決器，判斷是否存在目標(biāo)。如果有目標(biāo)存在，則輸出高電平；如果沒有發(fā)現(xiàn)目標(biāo)，則輸出低電平然后將結(jié)果輸出保存。
2.2 CFAR各模塊設(shè)計
(1)求均值模塊
求均值模塊在FPGA中的原理圖如圖3所示，在經(jīng)過前級解調(diào)、脈壓、目標(biāo)檢測等處理后數(shù)據(jù)din首先經(jīng)過一個加法器cfaradd。cfaradd有三個輸入端口，在設(shè)計框圖中需要注意的是加法器上的減號端口。這個減號端口的輸入，就是為了在計算新參考窗的部分和時，從上一個參考窗的部分和中減去最旁邊的那個數(shù)據(jù)單元。所以可以看到輸入需要經(jīng)過延時，而這個延時的大小取決于參考窗的長度。至于cfaradd的另外兩個輸入端口，一個是新輸入的數(shù)據(jù)單元，另一個則是上一次的加法器和的反饋輸入。
另外在完成求均值模塊設(shè)計時加進去三個延時模塊，每個延時模塊的功能都不一樣，下面做簡單的介紹。
shift1作用是對輸入數(shù)據(jù)延時，以保證在計算下一個參考窗的部分和時，正好到達加法器帶減號的輸入端口。因為加法器是每個時鐘周期輸出一個結(jié)果，這樣延時的時鐘周期數(shù)就是參考窗的長度。
shift2的目的是為了保證右窗與左窗同時到達比較器模塊。由于待測試的數(shù)據(jù)是依次輸入的，這樣就會導(dǎo)致參考右窗的部分和先得到，而左窗的部分和還在計算中，為了保證兩者同時到達比較器，就需要對首先得到的參考右窗部分和進行延時。同時計算輸出結(jié)果Gate_bf到目標(biāo)判決模塊。
這里延時周期數(shù)的計算相對比較復(fù)雜，不僅要考慮參考窗的大小，同時還需要考慮保護單元的數(shù)目，然后還需加上測試單元本身，才能得到最后的延時周期數(shù)。假設(shè)參考窗的長度為N，保護單元的數(shù)目為L，再加上一個測試單元，即可以得到shift2延時周期數(shù)為N+L+1。
shift3的作用是為了保證測試單元Test與cfaradd的輸出Gate_bh能夠同時到達判決模塊，通過測試單元與測試門限的比較，來判斷目標(biāo)是否存在。這個延時模塊由三部分組成：測試單元自身，為一個時鐘周期；保護單元數(shù)的一半L/2；比較器的延時。三者之和即為shift3的延時周期數(shù)。
(2)目標(biāo)判決模塊
在目標(biāo)判決模塊中，一個是測試單元延遲，另一個則是比較器的選大。首先，需要計算判斷目標(biāo)的測試門限。測試門限的計算也比較簡單，將比較器得到的選大平均值乘以一個門限系數(shù)即可，這個門限系數(shù)根據(jù)不同情況有一定的差別，在選大恒虛警算法中，這個系數(shù)一般可以選2～5。得到了門限值后，只需要將測試單元與其比較大小即可。如果測試單元的值大于測試門限，則認為存在目標(biāo)。目標(biāo)判決模塊在FPGA中的設(shè)計原理如圖4所示。
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