Verilog HDL語(yǔ)言的一些重要概念

轉(zhuǎn)自：21IC XILINX FPGA 論壇 作者：金猴


一：基本
Verilog中的變量有線網(wǎng)類型和寄存器類型。線網(wǎng)型變量綜合成wire，而寄存器可能綜合成WIRE，鎖存器和觸發(fā)器。

二：verilog語(yǔ)句結(jié)構(gòu)到門級(jí)的映射
1、連續(xù)性賦值：assign
連續(xù)性賦值語(yǔ)句邏輯結(jié)構(gòu)上就是將等式右邊的驅(qū)動(dòng)左邊的結(jié)點(diǎn)。因些連續(xù)性賦值的目標(biāo)結(jié)點(diǎn)總是綜合成由組合邏輯驅(qū)動(dòng)的結(jié)點(diǎn)。Assign語(yǔ)句中的延時(shí)綜合時(shí)都將忽視。

2、過程性賦值：
過程性賦值只出現(xiàn)在always語(yǔ)句中。

阻塞賦值和非阻塞賦值就該賦值本身是沒有區(qū)別的，只是對(duì)后面的語(yǔ)句有不同的影響。

建議設(shè)計(jì)組合邏輯電路時(shí)用阻塞賦值，設(shè)計(jì)時(shí)序電路時(shí)用非阻塞賦值。

過程性賦值的賦值對(duì)象有可能綜合成wire,latch,和flip-flop，取決于具體狀況。如，時(shí)鐘控制下的非阻塞賦值綜合成flip-flop。

過程性賦值語(yǔ)句中的任何延時(shí)在綜合時(shí)都將忽略。

建議同一個(gè)變量單一地使用阻塞或者非阻塞賦值。

3、邏輯操作符：
邏輯操作符對(duì)應(yīng)于硬件中已有的邏輯門

4、算術(shù)操作符：
Verilog中將reg視為無(wú)符號(hào)數(shù)，而integer視為有符號(hào)數(shù)。因此，進(jìn)行有符號(hào)操作時(shí)使用integer,使用無(wú)符號(hào)操作時(shí)使用reg。

5、進(jìn)位：
通常會(huì)將進(jìn)行運(yùn)算操作的結(jié)果比原操作數(shù)擴(kuò)展一位，用來(lái)存放進(jìn)位或者借位。如：
Wire [3:0] A,B;
Wire [4:0] C;
Assign C=A+B;
C的最高位用來(lái)存放進(jìn)位。

6、關(guān)系運(yùn)算符：
關(guān)系運(yùn)算符：<,>,<=,>=
和算術(shù)操作符一樣，可以進(jìn)行有符號(hào)和無(wú)符號(hào)運(yùn)算，取決于數(shù)據(jù)類型是reg ，net還是integer。

7、相等運(yùn)算符：==，！=
注意：===和！==是不可綜合的。
可以進(jìn)行有符號(hào)或無(wú)符號(hào)操作，取決于數(shù)據(jù)類型

8、移位運(yùn)算符：
左移，右移，右邊操作數(shù)可以是常數(shù)或者是變量，二者綜合出來(lái)的結(jié)果不同。

9、部分選擇：
部分選擇索引必須是常量。

10、BIT選擇：
BIT選擇中的索引可以用變量，這樣將綜合成多路（復(fù)用）器。
11、敏感表：
Always過程中，所有被讀取的數(shù)據(jù)，即等號(hào)右邊的變量都要應(yīng)放在敏感表中，不然，綜合時(shí)不能正確地映射到所用的門。

12、IF：
如果變量沒有在IF語(yǔ)句的每個(gè)分支中進(jìn)行賦值，將會(huì)產(chǎn)生latch。如果IF語(yǔ)句中產(chǎn)生了latch，則IF的條件中最好不要用到算術(shù)操作。Case語(yǔ)句類似。Case的條款可以是變量。

如果一個(gè)變量在同一個(gè)IF條件分支中先贖值然后讀取，則不會(huì)產(chǎn)生latch。如果先讀取，后贖值，則會(huì)產(chǎn)生latch。

13、循環(huán)：
只有for-loop語(yǔ)句是可以綜合的。

14、設(shè)計(jì)時(shí)序電路時(shí)，建議變量在always語(yǔ)句中賦值，而在該always語(yǔ)句外使用，使綜合時(shí)能準(zhǔn)確地匹配。建議不要使用局部變量。

15、不能在多個(gè)always塊中對(duì)同一個(gè)變量贖值

16、函數(shù)
函數(shù)代表一個(gè)組合邏輯，所有內(nèi)部定義的變量都是臨時(shí)的，這些變量綜合后為wire。

17、任務(wù)：
任務(wù)可能是組合邏輯或者時(shí)序邏輯，取決于何種情況下調(diào)用任務(wù)。

18、Z：
Z會(huì)綜合成一個(gè)三態(tài)門，必須在條件語(yǔ)句中賦值

19、參數(shù)化設(shè)計(jì)：
優(yōu)點(diǎn)：參數(shù)可重載，不需要多次定義模塊

四：模塊優(yōu)化
1、資源共享：
當(dāng)進(jìn)程涉及到共用ALU時(shí)，要考慮資源分配問題?？梢怨蚕淼牟僮鞣饕校宏P(guān)系操作符、加減乘除操作符。通常乘和加不共用ALU，乘除通常在其內(nèi)部共用。

2、共用表達(dá)式：
如：C=A+B;
D=G+(A+B);
兩者雖然有共用的Ａ＋Ｂ，但是有些綜合工具不能識(shí)別．可以將第二句改為：D=G+C；這樣只需兩個(gè)加法器．

3、轉(zhuǎn)移代碼：
如循環(huán)語(yǔ)句中沒有發(fā)生變化的語(yǔ)句移出循環(huán)．

4、避免latch：
兩種方法：1、在每一個(gè)IF分支中對(duì)變量賦值。2、在每一個(gè)IF語(yǔ)句中都對(duì)變量賦初值。

5：模塊：
綜合生成的存儲(chǔ)器如ROM或RAM不是一種好方法。最好用庫(kù)自帶的存儲(chǔ)器模塊。

五、驗(yàn)證：
１、敏感表：
在always語(yǔ)句中，如果敏感表不含時(shí)鐘，最好將所有的被讀取的信號(hào)都放在敏感表中。

２、異步復(fù)位：
建議不要在異步時(shí)對(duì)變量讀取，即異步復(fù)位時(shí)，對(duì)信號(hào)贖以常數(shù)值。