關(guān)于quartus生成IP核的仿真出錯(cuò)問題的解決
對(duì)MegaCore的生成從頭至尾操作了一遍,說(shuō)實(shí)話很是復(fù)雜,不過(guò),大家都知道quartus的IP可以直接拿來(lái)用的,大大節(jié)省了開發(fā)時(shí)間,而且其代碼是絕對(duì)優(yōu)化的;所有的前奏都操作成功,設(shè)置沒什么問題,開始對(duì)生成的fft.vhd文件進(jìn)行編譯,點(diǎn)擊Start Compilation,第一感覺:慢!編譯很慢,應(yīng)該是文件太龐大了吧,需要生成很多信息,在Status里觀察進(jìn)度,F(xiàn)ull Compilation進(jìn)行至80%,報(bào)錯(cuò)!
無(wú)奈,但沒能通過(guò)EDA Netlist Writer,查找錯(cuò)誤信息,簡(jiǎn)單六行:
主要錯(cuò)誤:
Error:Can't generate netlist outout files because the file"C:/altera/72/ip/fft/lib/auk_dspip_math_pkg_fft_72.vhd" is an OpenCore Plus time-limited file.
生成網(wǎng)表輸出文件出錯(cuò)。OpenCore Plus time-limited ,在之前進(jìn)行的一系列設(shè)置里(settings)ENA Netlist Writer options里選擇的是第三方仿真軟件modelsim,緣故就出在此。在沒有授權(quán)時(shí)opencore是不允許生成Netlist的,更改設(shè)置:settings里EDA Tool Settings —>Simulation選擇“none”,重新編譯,通過(guò)。
接下來(lái),理清管腳關(guān)系,進(jìn)行仿真。