1 引言
FPGA 技術在國內外經(jīng)過歷時十余載的以硬件、系統(tǒng)及應用設計為主要內容的迅速發(fā)展 之后，其現(xiàn)代信息處理與控制技術的發(fā)展已開始崛起。顯然，一系列以乘法和加法為主的現(xiàn) 代信息處理算法能夠發(fā)揮FPGA 全并行算法的優(yōu)勢，然而，算法中反復遇到的數(shù)字信息在節(jié) 點與模塊之間的序貫傳遞和交接，則給多路并行處理過程帶來了時差和異步的問題。例如， 系統(tǒng)辨識[1]的最小二乘參數(shù)估計算法中，信息壓縮矩陣與模型參數(shù)估計向量在并行地進行著 遞推計算，而無數(shù)次循環(huán)的中間結果則需要進行首尾交接；人工神經(jīng)網(wǎng)絡[2]的訓練與執(zhí)行中 同一層的所有節(jié)點的各路輸入在進行著并行的加權求和與活化函數(shù)的代入計算，但層與層之 間則需要進行節(jié)點間的數(shù)據(jù)交錯傳遞；同樣，Kalman 濾波[3]算法中的觀測向量、狀態(tài)向量、 控制向量與噪聲向量都在相鄰的兩個時刻之間進行著數(shù)據(jù)傳遞。由于在同一層次上被并行地 執(zhí)行的各路的行進速度并不相同，交接的過程就需要互相等待，整個過程就需要統(tǒng)一控制， 否則將會出現(xiàn)數(shù)據(jù)丟失或傳輸阻塞。
本文將從硬件結構與功能的Verilog 語言數(shù)據(jù)流描述的角度，逐層討論問題的解決辦法 。
2 FPGA 的數(shù)據(jù)傳輸接口
2.1 模塊內的數(shù)據(jù)傳輸
在一個模塊內，變量之間的數(shù)據(jù)傳輸接口的性質可分別用 reg（寄存功能，有延時性） 和wire（連線功能，無延時性）來定義。Reg 型常表示“always”（ 觸發(fā)器）模塊的指定信 號，前者由后者通過使用行為描述語句來表達邏輯關系。
而wire 型常表示“assign”關鍵字的制定組合邏輯信號。當輸入輸出信號類型默認時自 動定義為wire 型。wire 型信號可以用作任何方程式的輸入，并且wire 型變量通常是用來表 示單個門驅動或連續(xù)賦值語句驅動的網(wǎng)絡型數(shù)據(jù)。
2.2 模塊間的數(shù)據(jù)傳輸
模塊間的數(shù)據(jù)傳輸接口例如延時輸出寄存器，它是一個使用了可控延時寄存器功能的AND 邏輯模塊（記作AND_G2）的數(shù)據(jù)流描述如下：
該程序中AND_G2_teST 為頂層模塊，AND_G2 作為一個單獨的模塊被頂層模塊所調 用。通過綜合控制，A、B 的輸入信號達到同步。
3 FPGA-信息處理實例—簡單人工神經(jīng)網(wǎng)絡設計
一個包括三個輸入、單個輸出、一個三節(jié)點隱含層的前向型人工神經(jīng)網(wǎng)絡結構如圖1 所示。下面從多個角度討論數(shù)據(jù)的處理與傳輸。
3.1 信息處理數(shù)學過程為：
3.2 算法的Verilog 數(shù)據(jù)流描述：
1）一個節(jié)點的模塊：
2）頂層整體調用模塊
3）信息傳輸界面問題
上述人工神經(jīng)網(wǎng)絡運算中不同層次間的數(shù)據(jù)交錯序列式傳輸采用了如下方式：從輸出到 輸入、從輸入到運算邏輯通過wire 定義的網(wǎng)線執(zhí)行無延時傳輸；各節(jié)點輸出通過reg 定義 為寄存器，使信號能實現(xiàn)各自異步計算而同步輸出的效果，而輸出的條件用always 進行檢 測。逐層的交錯傳輸采用頂層模塊套用子模塊的方式進行，同一層次的各節(jié)點的同類型運算 均并行操作，既節(jié)省了時間，又節(jié)省了模塊。
4 結束語
通過網(wǎng)線、寄存器、鎖存器、多層次模塊套用等技術的應用與數(shù)學算法的變換處理，大多數(shù)現(xiàn)代信息處理、統(tǒng)計學計算及控制過程的復雜算法都可以實現(xiàn)完全并行處理與序貫交錯 傳遞的最佳時間性綜合運行而體現(xiàn)其快速、遞推、多維和實時性。 在Xilinx 公司提供的 ISE10.1 設計工具軟件平臺上對LC3S400PQ205 型FPGA 產(chǎn)品進行上述簡單前向型人工神經(jīng)網(wǎng) 絡的硬件結構數(shù)據(jù)流描述設計，得到的整體模塊只占用了將近15 萬個門（而整個芯片具有 40 萬個門），完成一組采樣值的全過程計算時間為16ms。加上FPGA 的在線實時可重構性， 使得該項技術可以在宇宙或環(huán)球航行、高空與深海測量、危險區(qū)或動物體非介入性試驗等多 種領域的高科技信息處理與控制中發(fā)揮特殊作用。
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