滿足小體積和高性能應(yīng)用需求的層疊封裝技術(shù)

時(shí)間：2018-09-03 18:00:09

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[導(dǎo)讀]長時(shí)間以來，多芯片封裝(MCP)滿足了在越來越小的空間里加入更多性能和特性的需求。很自然地就會希望存儲器的MCP能夠擴(kuò)展到包含如基帶或多媒體處理器等ASIC。但這實(shí)現(xiàn)起來會遇到困難，即高昂的開發(fā)成本以及擁有/減小成

長時(shí)間以來，多芯片封裝(MCP)滿足了在越來越小的空間里加入更多性能和特性的需求。很自然地就會希望存儲器的MCP能夠擴(kuò)展到包含如基帶或多媒體處理器等ASIC。但這實(shí)現(xiàn)起來會遇到困難，即高昂的開發(fā)成本以及擁有/減小成本。如何解決這些問題呢？層疊封裝(PoP)的概念逐漸被業(yè)界廣泛接受。

從MCP到PoP的發(fā)展道路

在單個(gè)封裝內(nèi)整合了多個(gè)Flash NOR、NAND和RAM的Combo(Flash+RAM)存儲器產(chǎn)品被廣泛用于移動(dòng)電話應(yīng)用。這些單封裝解決方案包括多芯片封裝(MCP)、系統(tǒng)級封裝(SiP)和多芯片模塊(MCM)。

剛開始時(shí)移動(dòng)電話中的MCP整合的芯片，比如8Mb的Flash和2Mb的SRAM，以現(xiàn)在的眼光來看密度較低。隨著移動(dòng)電話對存儲器要求的提高，閃存的密度也隨著NOR Flash的增多和NAND Flash的引入而增加，SRAM也被PSRAM所取代。

在體積越來越小的移動(dòng)電話中提供更多功能的需求是MCP發(fā)展的主要驅(qū)動(dòng)力。然而，開發(fā)既能增強(qiáng)性能又要保持小型尺寸的解決方案面臨著艱巨的挑戰(zhàn)。不僅尺寸是個(gè)問題，性能也存在問題，如當(dāng)要與移動(dòng)電話中的基帶芯片組或多媒體協(xié)處理器配合工作時(shí)，要使用具有SDRAM接口和DDR接口的MCP存儲器。

SoC SoC的基本概念是在同一片裸片上集成更多的器件，以達(dá)到減少體積、增強(qiáng)性能和降低成本的目的。但在項(xiàng)目生命周期非常短、成本要求非?？量痰囊苿?dòng)電話市場，SoC解決方案有很大的局限性。從存儲器配置的角度看，不同類型的存儲器需要大量邏輯，掌握不同的設(shè)計(jì)規(guī)則和技術(shù)是非常大的挑戰(zhàn)，會影響開發(fā)時(shí)間和應(yīng)用所要求的靈活性。

SiP 從裸片角度看，保持基本組件的獨(dú)立并用不同技術(shù)進(jìn)行制造可以解決上述問題。存儲器和ASIC可以組裝在同一封裝中。但有兩個(gè)主要問題需要考慮。

1. SiP生產(chǎn)成本與良品率的關(guān)系

在開發(fā)任何配置的MCP時(shí)，最終封裝和制造的良品率等于MCP中所有單元的良品率的乘積。為了舉例說明這一原則，我們假設(shè)每個(gè)元件的良品率是90%，當(dāng)MCP由4片裸片組成時(shí)，總的良品率就是90%x90%x90%x90%=65%。很明顯這么低的良品率無法實(shí)施大批量生產(chǎn)，特別是服務(wù)于對成本有連續(xù)壓力的很大批量的消費(fèi)市場時(shí)。在采用MCP配置時(shí)已知良好芯片(KGD)是一種常用的做法，可以將良品率保持在一個(gè)可接受的水平。

根據(jù)功能和規(guī)格要求，存儲器和基帶器件約占移動(dòng)電話25%的BOM。整合了存儲器和基帶器件或協(xié)處理器的SiP成本較高，如果SiP內(nèi)部任一器件不能滿足規(guī)格要求，那么整個(gè)SiP都會被拒收和舍棄。

2. SiP的靈活性不夠

SiP的推出還受限于當(dāng)時(shí)組件的可用情況。為了獲得有競爭力的解決方案，所有組件必須從一開始就用最具成本效益的技術(shù)進(jìn)行生產(chǎn)。

對ASIC和存儲器來說，開發(fā)資源和所需的時(shí)間有很大的區(qū)別，因此情況變得更加復(fù)雜。在許多情況下，這些器件是由不同公司生產(chǎn)的，也就意味著同時(shí)獲得它們相當(dāng)困難。只有產(chǎn)品種類豐富的半導(dǎo)體供應(yīng)商才能從公司內(nèi)部提供大多數(shù)器件，滿足時(shí)間上的要求。

一旦SiP開發(fā)出來并開始向移動(dòng)電話制造商正式供貨后，如果因?yàn)橛行录夹g(shù)可使成本降低而想修改SiP中任何一個(gè)組件時(shí)，將要求對整個(gè)SiP進(jìn)行重新認(rèn)證。這是一個(gè)漫長而昂貴的過程。

PoP概念介紹

PoP概念將ASIC與存儲器分離開來，從而可以采用不同的途徑對ASIC和存儲器分別進(jìn)行開發(fā)和推出。這個(gè)解決方案是通過在一個(gè)封裝頂部組裝另一個(gè)封裝實(shí)現(xiàn)的。頂層封裝的焊球直接綁定在底層封裝上表面的連接焊盤上(如圖1所示)。

圖1：POP的橫截面圖。

底層(下層)封裝一般包含ASIC形式的基帶器件或多媒體處理器(如有需要時(shí)，底層封裝也可以使用存儲器模塊，以實(shí)現(xiàn)存儲器的多重堆疊)。頂層(上層)封裝一般包含多個(gè)存儲器件(Flash和RAM)。

與雙封裝解決方案相比，PoP解決方案可以顯著節(jié)省PCB的面積。同樣重要的是，兩個(gè)器件的相鄰意味著性能可以得到優(yōu)化。在使用100MHz以上的存儲器接口時(shí)，對封裝設(shè)計(jì)中的信號和電源線需要使用專門的指導(dǎo)和技術(shù)才能確保信號完整性。封裝特性在系統(tǒng)的總體性能中起著重要的作用。設(shè)計(jì)驗(yàn)證和并發(fā)仿真技術(shù)曾經(jīng)是系統(tǒng)設(shè)計(jì)中的一部分，現(xiàn)在也可用于PoP開發(fā)。

PoP開發(fā)所面臨的關(guān)鍵問題

1. 標(biāo)準(zhǔn)化

PoP解決方案允許制造商分別從不同的供應(yīng)商那里獲得底層和頂層封裝。隨著許多新技術(shù)的發(fā)展，可能會出現(xiàn)各種提案，比如各個(gè)封裝的物理尺寸和引出球。

在JDEC標(biāo)準(zhǔn)中，針對封裝有物理尺寸和電氣球引出等多種可變選項(xiàng)。選擇采用何種標(biāo)準(zhǔn)取決于頂層和底層封裝的可用性。JDEC標(biāo)準(zhǔn)JC63涵蓋了引出球和總線組合，而JDEC標(biāo)準(zhǔn)JC11涵蓋了機(jī)械尺寸。

2. 物理尺寸

封裝尺寸決定了PCB上占用的面積，封裝厚度由A1+A2+A3組成的外形輪廓構(gòu)成，如圖1所示。

需要保持整個(gè)封裝的高度，同時(shí)要考慮頂層封裝的絕緣A2，從而確定底層裸片和模帽的可用空間。封裝球以雙排形式安排在四周。

如圖2所示，尺寸D和E提供了封裝體的大小，e和b定義了球間距和球直徑。減少球尺寸和球間距可以在給定的參數(shù)條件下引出更多的信號，從而允許提供更多的功能。更精細(xì)的球尺寸和球間距封裝正在開發(fā)中，并將被收錄進(jìn)JDEC標(biāo)準(zhǔn)。

圖2：JDEC標(biāo)準(zhǔn)中定義的POP封裝的尺寸