靜態(tài)時(shí)序分析在數(shù)字集成電路設(shè)計(jì)中的應(yīng)用

摘要：介紹了靜態(tài)時(shí)序分析在數(shù)字集成電路設(shè)計(jì)中的應(yīng)用，并以１００Ｍ以太網(wǎng)卡芯片設(shè)計(jì)為例，具體描述了以太網(wǎng)卡芯片設(shè)計(jì)中的靜態(tài)時(shí)序分析流程及其時(shí)序問(wèn)題。

關(guān)鍵詞：靜態(tài)時(shí)序分析 １００Ｍ以太網(wǎng)卡 數(shù)字電路 約束 應(yīng)用

集成電路自誕生以來(lái)，正如莫爾定律所預(yù)言的一樣，每隔１８?jìng)€(gè)月集成度就翻一番。目前的集成電路設(shè)計(jì)已經(jīng)由早期的幾十μｍ減小到０．１５μｍ，進(jìn)入到了深亞微米級(jí)。在器件的特征尺寸降到深亞微米級(jí)的同時(shí)，器件的物理特性和電學(xué)特性也發(fā)生了很大的變化。器件本身固有延遲大大減小，而互連線所引起的延遲在整個(gè)單元延遲中所占的比例越來(lái)越大，因而時(shí)序不收斂是深亞微米集成電路設(shè)計(jì)中最常見(jiàn)的問(wèn)題。在深亞微米集成電路設(shè)計(jì)中，傳統(tǒng)的分析方法使前端的邏輯設(shè)計(jì)與后端的物理設(shè)計(jì)很難保持一致。在邏輯設(shè)計(jì)中，仿真分析后功能和時(shí)序都正確的網(wǎng)表，卻由于布線設(shè)計(jì)后芯片空間和連線的限制，造成互連引線延遲與邏輯設(shè)計(jì)中使用的模型不一致，使得時(shí)序不再滿足約束要求，導(dǎo)致邏輯設(shè)計(jì)和物理設(shè)計(jì)循環(huán)不收斂，從而使設(shè)計(jì)周期大大加長(zhǎng)。因此，傳統(tǒng)的分析方法在復(fù)雜的ＳＯＣ設(shè)計(jì)面前，顯得無(wú)能為力，而成為整個(gè)設(shè)計(jì)流程中的瓶頸。

在這種情形下，靜態(tài)時(shí)序分析應(yīng)運(yùn)而生，它不僅可以根據(jù)設(shè)計(jì)規(guī)范的要求對(duì)設(shè)計(jì)進(jìn)行檢查，同時(shí)還能對(duì)設(shè)計(jì)本身做全面的分析。靜態(tài)時(shí)序分析是相對(duì)于動(dòng)態(tài)時(shí)序分析而言的。動(dòng)態(tài)時(shí)序分析時(shí)不可能產(chǎn)生完備的測(cè)試向量，覆蓋門級(jí)網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些路徑上可能存在的時(shí)序問(wèn)題；而靜態(tài)時(shí)序分析，可以方便地顯示出全部路徑的時(shí)序關(guān)系，因此逐步成為集成電路設(shè)計(jì)簽字認(rèn)可的標(biāo)準(zhǔn)。

本文以１００Ｍ以太網(wǎng)卡芯片的設(shè)計(jì)為基礎(chǔ)，以靜態(tài)時(shí)序分析工具ＰｒｉｍｅＴｉｍｅ為參考工具，以Ｖｅｒｉｌｏｇ語(yǔ)言為參考硬件描述語(yǔ)言?探討１００Ｍ以太網(wǎng)卡芯片設(shè)計(jì)中的靜態(tài)時(shí)序分析流程及其時(shí)序問(wèn)題。

１ １００Ｍ以太網(wǎng)卡的結(jié)構(gòu)

１００Ｍ以太網(wǎng)卡是一塊高集成度的快速以太網(wǎng)控制器，它支持ＩＥＥＥ８０２．３和８０２．３ｕ協(xié)議及ＰＣＩ ｖ２．２總線接口協(xié)議，還支持１０Ｍ／１００Ｍ自適應(yīng)功能。此芯片包括ＰＣＩ接口模塊、兩個(gè)２ＫＢ的ＦＩＦＯ模塊、發(fā)送ＤＭＡ控制模塊、接收ＤＭＡ控制模塊、ＩＥＥＥ ８０２．３協(xié)議規(guī)定的ＭＡＣ模塊和１０／１００Ｍ 集成物理層（ＰＨＹ）模塊。此外，還提供了ＥＥＰＲＯＭ接口和擴(kuò)展ＢｏｏｔＲＯＭ接口。從整體來(lái)看，它是包含數(shù)字電路和模擬電路的混合型集成電路芯片。它采用的是０．２５μｍ工藝，四層金屬層。圖１是該１００Ｍ以太網(wǎng)卡的結(jié)構(gòu)框架圖。

２ １００Ｍ以太網(wǎng)卡設(shè)計(jì)的靜態(tài)時(shí)序分析

１００Ｍ以太網(wǎng)卡芯片的時(shí)鐘關(guān)系如圖２所示。ｐｍａｐｍｄ是網(wǎng)卡芯片物理層的模擬電路部分，ｄｉｇｉｔａｌ是網(wǎng)卡芯片物理層的數(shù)字電路部分，ｃｏｒｅ則是指網(wǎng)卡芯片除物理層之外的部分。純模擬模塊ｐｍａｐｍｄ通過(guò)晶振產(chǎn)生五個(gè)時(shí)鐘：ｆ１２５ｍ、ｆ２０ｍ、ｆ５０ｍ、ｔ１００ｒｘｃ、ｔ１０ｒｘｃ?提供給ｄｉｇｉｔａｌ；ｄｉｇｉｔａｌ提供ＰＲＸＣ、ＰＴＸＣ、ｃｌｋ＿１０Ｈｚ；ｃｌｋ＿１ｋＨｚ四個(gè)時(shí)鐘給ｃｏｒｅ模塊。ｐｃｉ＿ｃｌｋ是外部時(shí)鐘，通過(guò)ＰＣＩＰＡＤ提供給ｄｉｇｉｔａｌ和ｃｏｒｅ；同時(shí)，ｐｃｉ＿ｃｌｋ還通過(guò)一個(gè)ＰＣＩｂｕｆｆｅｒ產(chǎn)生一個(gè)與ｐｃｉ＿ｃｌｋ相位不同但頻率相同的時(shí)鐘ＰＡＤＣＬＫ提供給ｃｏｒｅ。

由于該１００Ｍ以太網(wǎng)卡芯片比較復(fù)雜，同時(shí)還要滿足一些特殊的功能需要，所以在該網(wǎng)卡的設(shè)計(jì)過(guò)程中存在許多時(shí)序分析問(wèn)題需要解決。首先，該網(wǎng)卡的大部分ＰＡＤ都是雙向的。在有些模塊中，外部輸入輸出接口的時(shí)序限制是參照內(nèi)部時(shí)鐘進(jìn)行限定的。其次，為了省電，在該網(wǎng)卡內(nèi)部設(shè)有許多選通時(shí)鐘?Ｇａｔｅ Ｃｌｏｃｋ?和內(nèi)部時(shí)鐘，多個(gè)時(shí)鐘之間的信號(hào)連接會(huì)帶來(lái)相應(yīng)的麻煩。

圖３是１００Ｍ以太網(wǎng)卡靜態(tài)時(shí)序分析流程圖。

２．１ 時(shí)鐘的定義

在靜態(tài)時(shí)序分析中，時(shí)鐘的定義是設(shè)定限制的最重要的一個(gè)步驟，因?yàn)殪o態(tài)時(shí)序分析本來(lái)就是基于時(shí)序進(jìn)行分析的，而絕大多數(shù)的時(shí)序路徑的計(jì)算又都是以時(shí)鐘為基礎(chǔ)的。所謂時(shí)鐘定義是指對(duì)于設(shè)計(jì)中所用到的時(shí)鐘設(shè)定名稱、周期、相位、占空比。在Ｐｒｉｍｅｔｉｍｅ中用如下命令來(lái)實(shí)現(xiàn)：

ｃｒｅａｔｅ＿ｃｌｏｃｋ －ｎａｍｅ ?ＮＡＭＥ? －ｐｅｒｉｏｄ ?Ｐ? －ｗａｖｅ ?ｒｉｓｉｎｇ＿ｔｉｍｅ ｆａｌｌｉｎｇ＿ｔｉｍｅ? ｏｂｊｅｃｔ＿ｎａｍｅ

由于１００Ｍ以太網(wǎng)卡芯片的門數(shù)較多，時(shí)鐘關(guān)系也比較復(fù)雜，所以對(duì)不同關(guān)系的時(shí)鐘，定義方法也不一樣。圖４給出三個(gè)不同關(guān)系的時(shí)鐘。

(１)ＣＬＫ１和ＣＬＫ２有兩種關(guān)系：一種是ＣＬＫ１和 ＣＬＫ２來(lái)自網(wǎng)卡外部毫無(wú)聯(lián)系的晶振，其相位關(guān)系是不確定的。根本無(wú)法通過(guò)Ｐｒｉｍｅｔｉｍｅ正確地檢查它們之間的時(shí)序關(guān)系，但是可以正確地檢查單獨(dú)經(jīng)過(guò)ＣＬＫ１或是ＣＬＫ２的路徑的時(shí)序。另一種是ＣＬＫ１和ＣＬＫ２是頻率不一致的時(shí)鐘，例如通過(guò)ＲｘＤＭＡ控制寫(xiě)ＲｘＦＩＦＯ和讀ＲｘＦＩＦＯ的時(shí)鐘頻率是不一樣的，ＭＩＩ通過(guò)ＲｘＤＭＡ控制寫(xiě)ＲｘＦＩＦＯ的頻率為２５ＭＨｚ?而ＰＣＩ通過(guò)ＲｘＤＭＡ控制讀ＲｘＦＩＦＯ的頻率是３３ＭＨｚ。對(duì)于這樣的異步設(shè)計(jì)，一般不是通過(guò)Ｐｒｉｍｅｔｉｍｅ的報(bào)告保證其時(shí)序關(guān)系，而應(yīng)該在寫(xiě)代碼時(shí)就必須保證該部分的時(shí)序關(guān)系正確。所以若碰到這種情況，做靜態(tài)時(shí)序分析時(shí)一般要進(jìn)行如下處理；

ｓｅｔ＿ｆａｌｓｅ＿ｐａｔｈ －ｓｅｔｕｐ－ｆｒｏｍ ＣＬＫ１ －ｔｏ ＣＬＫ２

(２)ＣＬＫ３是由ＣＬＫ１通過(guò)組合邏輯產(chǎn)生的，其相移就是這些組合邏輯的延時(shí)，經(jīng)過(guò)第一遍綜合之后，該延時(shí)便可從時(shí)序報(bào)告中得出，這樣就可以根據(jù)此延時(shí)對(duì)這兩個(gè)時(shí)鐘的關(guān)系給出正確的設(shè)定。在Ｐｒｉｍｅｔｉｍｅ中?有以下兩種方法可以設(shè)定：

一種方法是分別定義時(shí)鐘ＣＬＫ１和ＣＬＫ３，并將其ｒｉｓｉｎｇ＿ｔｉｍｅ、ｐｅｒｉｏｄ和占空比設(shè)為相同，然后再通過(guò)時(shí)鐘延時(shí)的設(shè)定來(lái)區(qū)分兩者的不同相位。當(dāng)然時(shí)鐘延時(shí)的差值應(yīng)該由所提之的組合邏輯延時(shí)決定。

另一種方法是只定義時(shí)鐘ＣＬＫ１?再用如下命令定義ＣＬＫ３?

ｃｒｅａｔｅ＿ｇｅｎｅｒａｔｅｄ＿ｃｌｏｃｋ －ｎａｍｅ ＣＬＫ３ －ｓｏｕｒｃｅ Ｐ１ －

ｄｉｖｉｄｅ＿ｂｙ １ ＤＦＦ３／ｃｋ

這樣，在布局布線之后做靜態(tài)時(shí)序分析時(shí)，ＣＬＫ１被設(shè)為ｐｒｏｐａｇａｔｅｄ＿ｃｌｏｃｋ? Ｐｒｉｍｅｔｉｍｅ就可以根據(jù)兩時(shí)鐘之間的延時(shí)關(guān)系來(lái)算出ＣＬＫ３的特性?包括時(shí)鐘延時(shí)、時(shí)鐘抖動(dòng)等?，無(wú)需再另行推算。而前一方法比較適用于布局布線之前的靜態(tài)時(shí)序分析，因?yàn)檫@時(shí)所有的時(shí)鐘都被設(shè)為理想的，其時(shí)鐘延時(shí)、時(shí)鐘抖動(dòng)和時(shí)鐘傳輸時(shí)間等都是根據(jù)實(shí)際情況來(lái)設(shè)定的。只有當(dāng)源時(shí)鐘為ｐｒｏｐａｇａｔｅｄ＿ｃｌｏｃｋ時(shí)，Ｐｒｉｍｅｔｉｍｅ才會(huì)自動(dòng)推算ＣＬＫ３的特性，否則仍需要設(shè)置。

２．２ 邊界時(shí)鐘

由于１００Ｍ以太網(wǎng)卡某些模塊涉及到邊界時(shí)鐘，所以必須考慮邊界時(shí)鐘引起的時(shí)鐘延時(shí)問(wèn)題。所謂邊界時(shí)鐘是指某模塊的輸入輸出和時(shí)序限制是以某個(gè)特定的時(shí)鐘作基準(zhǔn)的，而該時(shí)鐘是由外部時(shí)鐘分頻得到的。

但在布局布線之后做靜態(tài)時(shí)序分析時(shí)，并不用費(fèi)心去計(jì)算邊界時(shí)鐘引起的時(shí)鐘時(shí)延，而是把它交給Ｐｒｉｍｅｔｉｍｅ完成。正如前面所提到的，當(dāng)源時(shí)鐘為ｐｒｏｐａｇａｔｅｄ＿ｃｌｏｃｋ時(shí)，Ｐｒｉｍｅｔｉｍｅ會(huì)自動(dòng)計(jì)算所生成時(shí)鐘的相關(guān)延時(shí)。

２．３ 輸入輸出延時(shí)的聲明

做靜態(tài)時(shí)序分析時(shí)?要根據(jù)端口時(shí)序圖聲明輸入輸出延時(shí)，而不是根據(jù)內(nèi)部延時(shí)確定端口時(shí)序。下面給出延時(shí)聲明和端口時(shí)序聲明之間的簡(jiǎn)單計(jì)算公式。假設(shè)時(shí)鐘周期為Ｔ，時(shí)鐘從端口到寄存器的延時(shí)是Ｔｘ，數(shù)據(jù)從端口到寄存器的延時(shí)是Ｔｙ，工藝給定的ｓｅｔｕｐ＿ｔｉｍｅ是Ｔｓｅｔｕｐ，ｈｏｌｄ＿ｔｉｍｅ是Ｔｈｏｌｄ，端口時(shí)序聲明給出的輸入數(shù)據(jù)在時(shí)鐘采樣沿之前保持有效的最小時(shí)間是Ｔｓｕ，輸入數(shù)據(jù)在采樣時(shí)鐘沿之后保持有效的時(shí)間是Ｔｋｅｅｐ，端口時(shí)序聲明給出采樣時(shí)鐘沿到輸出數(shù)據(jù)有效的最長(zhǎng)時(shí)間是Ｔｄｅｌａｙ。在做靜態(tài)時(shí)序分析時(shí)應(yīng)保證以下關(guān)系成立：

Ｔｓｕ＋Ｔｘ－Ｔｙ＞Ｔｓｅｔｕｐ ? (１)

Ｔｋｅｅｐ－Ｔｘ＋Ｔｙ＞Ｔｈｏｌｄ ?(２)

根據(jù)輸入延時(shí)和輸出延時(shí)的定義和公式（１）和（２），可以得出最大輸入延時(shí)是：

Ｔｉｎｐｕｔ＿ｄｅｌａｙ＝Ｔ－Ｔｓｕ (３)

最大輸出延時(shí)是：

Ｔｏｕｔｐｕｔ＿ｄｅｌａｙ＝Ｔ－Ｔｄｅｌａｙ ?(４)?

根據(jù)公式（３）以及圖５的端口時(shí)序圖可以定義圖５的最大輸入延時(shí)是：

Ｔｉｎｐｕｔ＿ｄｅｌａｙ＝Ｔｃｌｋ－ｑ ＋ ＴＭ ?(５)?

根據(jù)公式（４）以及圖５的端口時(shí)序圖可以定義圖５的最大的輸出延時(shí)是：

Ｔｏｕｔｐｕｔ＿ｄｅｌａｙ＝ＴＳ＋Ｔｓｅｔｕｐ ?(６)?

２．４ 時(shí)序報(bào)告分析

靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)間是否滿足時(shí)序要求，通過(guò)對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。因此分析靜態(tài)時(shí)序分析的報(bào)告是非常必要的。

下面是以１００Ｍ以太網(wǎng)卡地址識(shí)別邏輯模塊作靜態(tài)時(shí)序分析時(shí)所產(chǎn)生的報(bào)告的一部分。

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Ｒｅｐｏｒｔ ? ｔｉｍｉｎｇ

－ｐａｔｈ ｆｕｌｌ

－ｄｅｌａｙ ｍａｘ

－ｍａｘ＿ｐａｔｈｓ １

Ｄｅｓｉｇｎ ? ＡＲＬｃｏｒｅ

Ｖｅｒｓｉｏｎ? ２０００．０５－１

Ｄａｔｅ ? Ｆｒｉ Ｎｏｖ ２１ １５?３８?２５ ２００２

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Ｓｔａｒｔｐｏｉｎｔ? ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ

?ｆａｌｌｉｎｇ ｅｄｇｅ－ｔｒｉｇｇｅｒｅｄ ｆｌｉｐ－ｆｌｏｐ ｃｌｏｃｋｅｄ ｂｙ ＴＸＣ?

Ｅｎｄｐｏｉｎｔ? ＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ?３?

?ｒｉｓｉｎｇ ｅｄｇｅ－ｔｒｉｇｇｅｒｅｄ ｆｌｉｐ－ｆｌｏｐ ｃｌｏｃｋｅｄ ｂｙ ＴＸＣ?

Ｐａｔｈ Ｇｒｏｕｐ? ＴＸＣ

Ｐａｔｈ Ｔｙｐｅ? ｍｉｎ

Ｐｏｉｎｔ Ｉｎｃｒ Ｐａｔｈ

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ｃｌｏｃｋ ＴＸＣ ?ｆａｌｌ ｅｄｇｅ? ５．００ １５．００

ｃｌｏｃｋ ｎｅｔｗｏｒｋ ｄｅｌａｙ

?ｉｄｅａｌ? １．００ １６．００

ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ

／ＣＰＮ ?ｄｆｐｆｂ１? ０．００ １６．００ ｆ

ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ／Ｑ

?ｄｆｐｆｂ１? ０．５６ １６．５６ ｆ

ＡＲＬｄｐ／Ｕ３９４／Ｚ ?ａｎ０２ｄ１? ０．２５ １６．８０ ｆ

ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓ ?ＡＲＬｄｐ? ０．００ １６．８０ ｆ

ＡＲＬｓｍ／ｎ＿ＤＡＶａｌｉｄｓ ?ＡＲＬｓｍ? ０．００ １６．８０ ｆ

ＡＲＬｓｍ／Ｕ２６０／Ｚ ?ａｎ０４ｄ１? ０．２７ １７．０８ ｆ

ＡＲＬｓｍ／Ｕ２９４／Ｚ ?ａｏｒ２１ｄ１? ０．２７ １７．３４ ｆ

ＡＲＬｓｍ／Ｕ２９１／Ｚ ?ａｏｒ２１ｄ１? ０．３０ １７．６４ ｆ

ＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ?３?／Ｄ

?ｄｆｃｒｑ２? ０．００ １７．６４ｆ

ｄａｔａ ａｒｒｉｖａｌ ｔｉｍｅ １７．６４

ｃｌｏｃｋ ＴＸＣ ?ｒｉｓｅ ｅｄｇｅ? ２０．００ ２０．００

ｃｌｏｃｋ ｎｅｔｗｏｒｋ ｄｅｌａｙ

?ｉｄｅａｌ? １．００ ２１．００

ＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ?３?／ＣＰ

?ｄｆｃｒｑ２? ０．００ ２１．００ｒ

ｌｉｂｒａｒｙ ｈｏｌｄ ｔｉｍｅ ０．５０ ２１．５０

ｄａｔａ ｒｅｑｕｉｒｅｄ ｔｉｍｅ ２１．５０

．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．

．．．．．．．．．．．．．．．．．．．．．．．．．．

……

ｄａｔａ ｒｅｑｕｉｒｅｄ ｔｉｍｅ ２１．５０

ｄａｔａ ａｒｒｉｖａｌ ｔｉｍｅ －１７．６４

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ｓｌａｃｋ ?ＭＥＴ? ３．８６

從報(bào)告中可以看出它非常詳細(xì)地報(bào)告了從Ｓｔａｒｔｐｏｉｎｔ ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ到 Ｅｎｄｐｏｉｎｔ?ＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ?３?這條路徑的時(shí)序關(guān)系，并且這條路徑是滿足保持時(shí)間的。

圖5 時(shí)序電路及其端口時(shí)序圖

靜態(tài)時(shí)序分析在不同階段的側(cè)重點(diǎn)是不一樣的。在布局布線前，往往更重視建立時(shí)間檢查，而忽視保持時(shí)間檢查。如果違背了建立時(shí)間，就必須重新優(yōu)化。至于違背了保持時(shí)間，可以通過(guò)在布局布線后手工加入一定的延時(shí)來(lái)解決，在布局布線后，應(yīng)重點(diǎn)檢查保持時(shí)間。

在１００Ｍ以太網(wǎng)卡芯片設(shè)計(jì)中，通過(guò)做靜態(tài)時(shí)序分析，確認(rèn)了其設(shè)計(jì)的可靠性，為設(shè)計(jì)獲得簽字認(rèn)可起到了保證性的作用。

靜態(tài)時(shí)序分析是分析、診斷和確認(rèn)設(shè)計(jì)的時(shí)序特性的方法。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。