低介電常數(shù)材料在超大規(guī)模集成電路工藝中的應(yīng)用
趙智彪，許志，利定東（應(yīng)用材料中國(guó)公司，上海浦東張江高科技園區(qū)張江路368號(hào)，201203）
摘要：本文概述了低介電常數(shù)材料（Low k Materials）的特點(diǎn)、分類及其在集成電路工藝中的應(yīng)用。指出了應(yīng)用低介電常數(shù)材料的必然性，最后舉例說明了低介電常數(shù)材料依然是當(dāng)前集成電路工藝研究的重要課題，并展望了其發(fā)展前景。
關(guān)鍵詞：低介電常數(shù)材料，集成電路工藝
中圖分類號(hào)：TN304 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1003-353X(2004)02-0004-031
1引言
半導(dǎo)體集成電路技術(shù)的飛速發(fā)展推動(dòng)了新材料、新技術(shù)的不斷進(jìn)步，也使得半導(dǎo)體工業(yè)成長(zhǎng)為工業(yè)界不可忽視的力量。隨著線寬的不斷減小、晶體管密度的不斷提升，越來越多的人把目光投向了低介電常數(shù)材料在超大規(guī)模集成電路中的應(yīng)用。當(dāng) Intel，IBM，AMD，Motorola，Infineon，TSMC以及UMC等公司相繼宣布將在0.13 mm及其以下的技術(shù)中使用低介電常數(shù)材料時(shí)，對(duì)低介電常數(shù)材料（Low k materials）及其工藝集成的研究，就逐漸成為半導(dǎo)體集成電路工藝的又一重要分支。
在集成電路工藝中，有著極好熱穩(wěn)定性、抗?jié)裥缘亩趸瑁⊿iO2）一直是金屬互聯(lián)線路間使用的主要絕緣材料。而金屬鋁（Al）則是芯片中電路互聯(lián)導(dǎo)線的主要材料。然而，隨著集成電路技術(shù)的進(jìn)步，具有高速度、高器件密度、低功耗以及低成本的芯片越來越成為超大規(guī)模集成電路制造的主要產(chǎn)品。此時(shí)，芯片中的導(dǎo)線密度不斷增加，導(dǎo)線寬度和間距不斷減小，互聯(lián)中的電阻（R）和電容（ C）所產(chǎn)生的寄生效應(yīng)越來越明顯。圖1是集成工藝技術(shù)與信號(hào)傳輸延遲的關(guān)系。由圖可見，隨著集成工藝技術(shù)的提高（線寬的減?。苫ヂ?lián)引起的信號(hào)延遲也就成為制約芯片性能提升的重要因素。
當(dāng)器件尺寸小于0.25mm后，克服阻容遲滯（RC Delay）而引起的信號(hào)傳播延遲、線間干擾以及功率耗散等，就成為集成電路工藝技術(shù)發(fā)展不可回避的課題。金屬銅（Cu）的電阻率（～1.7μΩ·cm）比金屬鋁的電阻率（～2.7μΩ·cm）低約40%。因而用銅線替代傳統(tǒng)的鋁線就成為集成電路工藝發(fā)展的必然方向。如今，銅線工藝已經(jīng)發(fā)展成為集成電路工藝的重要領(lǐng)域。與此同時(shí)，低介電常數(shù)材料替代傳統(tǒng)絕緣材料二氧化硅也就成為集成電路工藝發(fā)展的又一必然選擇。
2低介電常數(shù)材料的特點(diǎn)及分類
低介電常數(shù)材料大致可以分為無機(jī)和有機(jī)聚合物兩類。目前的研究認(rèn)為,降低材料的介電常數(shù)主要有兩種方法:其一是降低材料自身的極性,包括降低材料中電子極化率(electronic polarizability),離子極化率(ionic polarizability)以及分子極化率（dipolar polarizability）[2]。在分子極性降低的研究中,人們發(fā)現(xiàn)單位體積中的分子密度對(duì)降低材料的介電常數(shù)起著重要作用。下式為分子極性與介電常數(shù)的 Debye方程[3]：
式中，εr為材料的介電常數(shù)，ε0為真空介電常數(shù)，αe，αd分別為電子極化和分子形變極化，N為分子密度?？梢?，材料分子密度的降低有助于介電常數(shù)的降低。這就是第二種降低介電常數(shù)的方法：增加材料中的空隙密度，從而降低材料的分子密度。
針對(duì)降低材料自身極性的方法，目前在0.18μm技術(shù)工藝中廣泛采用在二氧化硅中摻雜氟元素形成FSG（氟摻雜的氧化硅）來降低材料的介電常數(shù)。氟是具有強(qiáng)負(fù)電性的元素，當(dāng)其摻雜到二氧化硅中后，可以降低材料中的電子與離子極化，從而使材料的介電常數(shù)從4.2降低到3.6左右[4]（本文所提及的低介電常數(shù)材料并不包含F(xiàn)SG，而是指介電常數(shù)比3.6更低的絕緣材料）。為進(jìn)一步降低材料的介電常數(shù)，人們?cè)诙趸柚幸肓颂迹–）元素：即利用形成Si-C及C-C鍵所聯(lián)成的低極性網(wǎng)絡(luò)來降低材料的介電常數(shù)。例如無定形碳薄膜的研究，其材料的介電常數(shù)可以降低到3.0以下[5]。
針對(duì)降低材料密度的方法，其一是采用化學(xué)氣相沉積（CVD）的方法在生長(zhǎng)二氧化硅的過程中引入甲基（-CH3）,從而形成松散的SiOC:H薄膜，也稱CDO（碳摻雜的氧化硅）,其介電常數(shù)在3.0左右。其二是采用旋壓方法（spin-on）將有機(jī)聚合物作為絕緣材料用于集成電路工藝。這種方法兼顧了形成低極性網(wǎng)絡(luò)和高空隙密度兩大特點(diǎn)，因而其介電常數(shù)可以降到2.6以下。但致命缺點(diǎn)是機(jī)械強(qiáng)度差，熱穩(wěn)定性也有待提高。
表1列出介電常數(shù)為2.6-3.0的低介電常數(shù)材料的制備方法、產(chǎn)品名稱及其提供商[6]。
3低介電常數(shù)材料在集成電路工藝中的應(yīng)用
近十年來，半導(dǎo)體工業(yè)界對(duì)低介電常數(shù)材料的研究日益增多，材料的種類也五花八門（參見表1）。然而這些低介電常數(shù)材料能夠在集成電路生產(chǎn)工藝中應(yīng)用的速度卻遠(yuǎn)沒有人們想象的那么快。其主要原因是許多低介電常數(shù)材料并不能滿足集成電路工藝應(yīng)用的要求。圖2是不同時(shí)期半導(dǎo)體工業(yè)界預(yù)計(jì)低介電常數(shù)材料在集成電路工藝中應(yīng)用的前景預(yù)測(cè)。
由圖2可見，早在1997年，人們就認(rèn)為在2003年，集成電路工藝中將使用的絕緣材料的介電常數(shù)（k值）將達(dá)到1.5。然而隨著時(shí)間的推移,這種樂觀的估計(jì)被不斷更新。到2003年,國(guó)際半導(dǎo)體技術(shù)規(guī)劃（ITRS 2003[7]）給出低介電常數(shù)材料在集成電路未來幾年的應(yīng)用，其介電常數(shù)范圍已經(jīng)變成2.7~3.1。
造成人們的預(yù)計(jì)與現(xiàn)實(shí)如此大差異的原因是，在集成電路工藝中，低介電常數(shù)材料必須滿足諸多條件,例如：足夠的機(jī)械強(qiáng)度（mechanical strength）以支撐多層連線的架構(gòu)、高楊氏系數(shù)（Young's modulus）、高擊穿電壓（breakdown voltage>4MV/cm)、低漏電(leakage current＜10-9 at 1MV/cm)、高熱穩(wěn)定性（thermal stability ＞450oC)、良好的粘合強(qiáng)度(adhesion strength)、低吸水性（low moisture uptake）、低薄膜應(yīng)力（low film stress）、高平坦化能力（planarization）、低熱漲系數(shù)（coefficient of thermal expansion）以及與化學(xué)機(jī)械拋光工藝的兼容性（compatibility with CMP process）等等。能夠滿足上述特性的完美的低介電常數(shù)材料并不容易獲得。例如，薄膜的介電常數(shù)與熱傳導(dǎo)系數(shù)往往就呈反比關(guān)系。因此，低介電常數(shù)材料本身的特性就直接影響到工藝集成的難易度。
4 結(jié)束語
低介電常數(shù)材料在集成電路工藝中的應(yīng)用，已經(jīng)成為眾多半導(dǎo)體集成電路提供商當(dāng)前面臨的重要課題。不同集成工藝方案的研究就是最典型的例子。圖3給出對(duì)低介電常數(shù)材料，雙鑲嵌結(jié)構(gòu)的四種刻蝕工藝方案。不同的刻蝕工藝方案選用的工藝流程不同，遇到的工藝集成問題也各不相同。但可以預(yù)計(jì)，在未來的不斷深入地研究和實(shí)踐中，各種工藝集成的優(yōu)、缺點(diǎn)將被逐步篩選和組合，并最終發(fā)展起適合低介電常數(shù)材料的集成工藝。從而推動(dòng)使集成電路技術(shù)跨入新紀(jì)元。
本文摘自《半導(dǎo)體技術(shù)》
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