引言
FIFO是一種常用于數(shù)據(jù)緩存的電路器件，可應(yīng)用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應(yīng)用，例如在某數(shù)據(jù)采集和處理系統(tǒng)中，需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU，但是由于目前同步FIFO器件的輸入與輸出數(shù)據(jù)總線寬度相等，不能滿足這種應(yīng)用，因此通常采用輸入與輸出數(shù)據(jù)總線寬度均為8位的同步FIFO作為它們之間的數(shù)據(jù)緩沖，并對MCU數(shù)據(jù)總線的高8位采用軟件進(jìn)行屏蔽，或是在同步FIFO外圍增加數(shù)據(jù)鎖存器及邏輯控制器件的方法解決。為了提高效率和降低系統(tǒng)設(shè)計的難度，本文采用VHDL描述語言，充分利用Xilinx公司Spartan II FPGA的系統(tǒng)資源，設(shè)計實現(xiàn)了一種非對稱同步FIFO(輸入與輸出數(shù)據(jù)總線寬度不一致的同步FIFO)，它不僅提供數(shù)據(jù)緩沖，而且能進(jìn)行數(shù)據(jù)總線寬度的轉(zhuǎn)換。
非對稱同步FIFO的設(shè)計難點(diǎn)
對于非對稱同步FIFO的設(shè)計來說，不能簡單地通過修改現(xiàn)成的同步FIFO模塊而得到，這是因為非對稱同步FIFO的設(shè)計有以下幾個需要解決的難點(diǎn)問題：
(1) 寫數(shù)據(jù)與讀數(shù)據(jù)總線寬度不同。設(shè)寫數(shù)據(jù)與讀數(shù)據(jù)總線寬度分別為Win和Wout，必須對Win>Wout和Win
(3) 由于寫數(shù)據(jù)與讀數(shù)據(jù)總線寬度不同，所以，要操作正確，必須保證數(shù)據(jù)存儲排列的順序及空/滿標(biāo)志產(chǎn)生的正確。
另外，由于FPGA中的寄存器個數(shù)有限，而FIFO是一種基于RAM的器件，需要占用大量的存儲空間。通常在編寫VHDL程序時用數(shù)組描述的方法來設(shè)計數(shù)據(jù)存儲結(jié)構(gòu)，在綜合時會耗用大量的寄存器，所以這種方法在FIFO的設(shè)計中是不可行的。
非對稱同步FIFO的設(shè)計
針對以上設(shè)計中的難點(diǎn)，本文采用VHDL描述語言，利用Xilinx公司Spartan II FPGA設(shè)計實現(xiàn)了一種非對稱同步FIFO，設(shè)計中充分利用了FPGA中的資源如時鐘延遲鎖相環(huán)(DLL)和BlockRAM。
FPGA中的DLL
FPGA 中的DLL是一種很好的資源，Xilinx公司Spartan II、Spartan IIE、Virtex-E等系列器件中就采用時鐘延遲鎖相環(huán)技術(shù)進(jìn)行FPGA內(nèi)部的時鐘控制，它可以對時鐘進(jìn)行倍頻、鎖相等操作。
本設(shè)計中要利用Spartan II系列器件中的DLL產(chǎn)生二倍頻時鐘信號。其中IBUFG、IBUF、BUFG、OBUF是時鐘緩沖器，提供時鐘信號的最小時延。
FPGA中的RAM
Xilinx公司的FPGA器件提供了片內(nèi)RAM可供直接使用，而不必使用寄存器來構(gòu)成存儲空間，從而大大提高了芯片的利用率。根據(jù)型號的不同，F(xiàn)PGA中提供了兩種結(jié)構(gòu)的RAM：分布式RAM和BlockRAM。分布式RAM可以利用可配置邏輯模塊(CLB) 設(shè)計實現(xiàn)，主要用于小容量片內(nèi)存儲；BlockRAM是FPGA內(nèi)部的專用RAM模塊，通常沿芯片的垂直邊排列。根據(jù)具體型號不同，F(xiàn)PGA內(nèi)部的BlockRAM在單位容量和總體容量上都有較大的不同。本設(shè)計將采用BlockRAM用于FIFO的編寫。由于在Xilinx公司Spartan II FPGA器件庫中沒有現(xiàn)成的宏模塊，就需要自己生成BlockRAM模塊，具有較高的靈活度。利用Xilinx公司的配套軟件ISE Foundation和ISE WebPACK中都帶有的CoreGenerator程序包，可以很方便地建立用戶所需的模塊。只需要輸入BlockRAM模塊的名稱、BlockRAM的類型(如單口還是雙口)、地址線和數(shù)據(jù)線的寬度，就可以生成用戶希望得到的結(jié)構(gòu)。一般來說，生成的結(jié)構(gòu)會自動加載到當(dāng)前的項目中，從而可以像器件庫中的元件一樣調(diào)用。
非對稱同步FIFO的結(jié)構(gòu)
下面以Win
(1) 由于寫數(shù)據(jù)與讀數(shù)據(jù)總線寬度不同，所以在設(shè)計雙口RAM時把雙口RAM設(shè)計成寫口RAM和讀口RAM兩個部分。例如FIFO寫口RAM部分為512×8，讀口RAM部分為256×16，這樣通過數(shù)據(jù)存儲格式的改變達(dá)到寫數(shù)據(jù)與讀數(shù)據(jù)總線寬度的轉(zhuǎn)換。
(2) 由于讀數(shù)據(jù)時鐘頻率是寫數(shù)據(jù)時鐘頻率的兩倍，因此可利用FPGA中的DLL產(chǎn)生二倍頻時鐘信號來提高寫數(shù)據(jù)的時鐘頻率，使讀數(shù)據(jù)和寫數(shù)據(jù)的時鐘頻率相等。二倍頻時鐘信號提供給寫口RAM、寫地址產(chǎn)生模塊，而源時鐘信號(一倍頻)提供給讀口RAM、讀地址產(chǎn)生模塊及空/滿標(biāo)志產(chǎn)生模塊，從而解決了內(nèi)部數(shù)據(jù)處理同步的問題。
(3) 由于雙口RAM中存在兩種數(shù)據(jù)存儲格式，因此地址位數(shù)不同，讀地址和寫地址不能一一對應(yīng)，例如FIFO寫口RAM部分為512×8，讀口RAM部分為256×16，因此寫地址要求9位，而讀地址要求8位，對于同一數(shù)據(jù)的寫地址與讀地址，寫地址的高8位與讀地址的8位相等，它們的區(qū)別僅在寫地址的最低一位。因此可把寫地址的高8位與讀地址一同輸入空/滿標(biāo)志產(chǎn)生模塊，從而得到正確的full和empty信號。下面僅給出讀寫地址產(chǎn)生邏輯及空/滿標(biāo)志產(chǎn)生邏輯的VHDL設(shè)計程序：
fifo_write : process
begin
wait until rising_edge(clk);
if rst = '1' then
wr_addr <= 0; //寫地址初始化
else
if (wr_en = '1' and full = '0')then
wr_data_buf (wr_addr) <= To_Bitvector(wr_data (7 downto 0));
//寫數(shù)據(jù)，其中wr_data_buf定義為基于BlockRAM的存儲矩陣
wr_addr <= (wr_addr + 1) mod 8;// 寫地址增加1
end if;
end if;
end process;
fifo_read : process
begin
wait until rising_edge(clk);
if rst = '1' then
rd_addr <= 0;
//讀地址初始化
else
if (rd_en = '1' and empty = '0') then
rd_data (15 downto 0) <= wr_data_buf (rd_addr);//讀數(shù)據(jù)
rd_addr <= (rd_addr - 1) mod 16;// 讀地址減1
end if;
end if;
end process;
wr_addr1 <= wr_addr / 2 ;//取寫地址的高8bit
Offset <= (wr_addr1 - rd_addr) when (wr_addr 1> rd_addr)
else (m - (rd_addr - wr_addr1)) when (rd_addr > wr_addr1) ;// m定義為fifo的深度
&a
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