高速PCB設計仿真講座四

1.2 高速PCB仿真的重要意義 1.2.1 板級SI仿真的重要意義 過去，PCB性能要采用一系列儀器測試原型(通常接近成品)來評定。電路的復雜性增加之后，多層板和高密度出現(xiàn)了，人們開始用自動布線工具來處理日益復雜的元器件之間的互聯(lián)。此后，電路的工作速度不斷提高，功能不斷翻新，元器件之間連線的物理尺寸和的電特性日益受到關注。 從根本上講，市場是級仿真的強勁動力。在激烈競爭的行業(yè)，快速地將產品投入市場至關重要，傳統(tǒng)的PCB設計方法要先設計原理圖，然后放置元器件和走線，最后采用一系列原型機反復驗證/測試。修改設計意味著時間上的延遲，這種延遲在產品快速面市的壓力下是不能接受的。圖 1 PCB 設計流程比較“第一時間推出產品”的設計目標不只是一句廣告詞，事實上，這是生死攸關的競爭需要。在產品設計初期識別、預防和改正設計錯誤，可以防止出錯，這種操作模式比以往任何時候都至關重要，PCB 仿真就是最好的方法之一。板級仿真工具的作用就是在制造前后幫助設計人員更快地開展調試工作。 Cadence 公司的PCB SI和SigXplor 設計工具為我們高速 PCB的仿真提供了強有力的手段，在系統(tǒng)方案設計與決策的時候，通過仿真往往能解決很多懸而未決的棘手問題，增加了對系統(tǒng)設計方案的可預見性，配合后端的 PCB設計與后仿真，能使我們從根本上解決高速信號的分析與處理問題。1.2.2 系統(tǒng)級SI 仿真的重要意義 新一代的 EDA 信號完整性工具主要包括布線前/布線后 SI 分析工具和系統(tǒng)級 SI 工具等。使用布線前 SI 分析工具可以根據(jù)設計對信號完整性與時序的要求在布線前幫助設計者選擇元器件、調整元器件布局、規(guī)劃系統(tǒng)時鐘網絡和確定關鍵線網的端接策略。SI 分析與仿真工具不僅可以對一塊 PCB 板的信號流進行分析，而且可以對同一系統(tǒng)內其它組成部分如背板、連接器、電纜及其接口進行分析，這就是系統(tǒng)級的 SI 分析工具。針對系統(tǒng)級評價的SI 分析工具可以對多板、連接器、電纜等系統(tǒng)組成元件進行分析，并可通過設計建議來幫助設計者消除潛在的 SI問題，它們一般都包括 IBIS 模型接口、2 維傳輸線與串擾仿真、電路仿真、SI 分析結果的圖形顯示等功能。這類工具可以在設計包含的多種領域如電氣、EMC、熱性能及機械性能等方面綜合考慮這些因素對 SI 的影響及這些因素之間的相互影響，從而進行真正的系統(tǒng)級分析與驗證。對已經設計完成的系統(tǒng)的 PCB 進行后仿真發(fā)現(xiàn)信號完整性問題常常是非常被動的事，即使后仿真找到了問題所在，解決這些 SI 問題往往要從頭再來，這樣一來，既增加了設計成本，也發(fā)揮不了 EDA 設計工具對設計的指導作用，通過前仿真來決定系統(tǒng)的設計方案，可以有效的解決困擾我們的高速設計中的 SI 問題，將后續(xù) PCB 設計的風險降到最低，這就是 PCB SI 和SigXplor 工具需要完成的任務。Cadence公司的 PCB SI 和SigXplor 設計工具可以仿真實際物理設計中的各種參數(shù)，對系統(tǒng)中的信號完整性和時序(timing)、串擾(Crosstalk)、EMI 問題進行定量的分析。運用 PCB SI和 SigXplor設計工具進行系統(tǒng)級前仿真可以驗證設計方案的可實現(xiàn)性，根據(jù)設計對 SI 與時序的要求來選擇關鍵元器件、優(yōu)化系統(tǒng)時鐘網絡及系統(tǒng)各部分的延遲、選擇合理的拓撲結構，調整 PCB 的元器件布局、確定重要網絡的端接方案。PCB SI和 SigXplor設計工具不僅可以對一塊 PCB 板的信號流進行分析，而且可以通過設置 Design Link 對同一系統(tǒng)內其它組成部分如背板、接線器、Interconnect 線纜及其各個功能模塊或插板進行綜合分析，完成系統(tǒng)級的 SI 分析。針對系統(tǒng)級的 SI 分析工具可以對多板、接線器等系統(tǒng)組成部分進行分析，得出一系列的約束條件(Constraint)給系統(tǒng)的各個組成部分。在驗證系統(tǒng)設計方案的同時得出解決 SI 問題的最大設計空間(Solution space)，同樣是我們 EDA 工程師的首要任務。在系統(tǒng)級 SI仿真和設計驗證中，點到多點的拓撲分析一直是困擾 SI 工程師的難點之一,隨著總線頻率的提高和器件的驅動能力、上升和下降延的特性差異，這些問題的解決起來越發(fā)困難，在系統(tǒng)背板設計過程中，還要考慮的系統(tǒng)對不同功能單元的兼容性，互換性、系統(tǒng)的滿載和空載(如空載時殘余導線對 SI 的影響)時，不同拓撲結構對 SI 的影響，要考慮到各個功能單元的最大時序余量，給它們更大的時序空間，增加模塊的可實現(xiàn)性。目前，高速串行總線的應用在某種程度上緩解了高速系統(tǒng)設計中現(xiàn)的 SI 問題，LVPECL,LVDS 已經在很多高速系統(tǒng)中廣泛采用，采用點到點的簡單拓撲結構也可以避免不少高速設計問題。系統(tǒng)級仿真的設計過程往往是一個不斷反復的過程,通過仿真提高系統(tǒng)的兼容性，給各個功能模塊或子單元最大的時序空間是我們追求的目標，同時，還要考慮到器件工作在最惡劣情況下(Worst case)系統(tǒng)的時序(timing)，過沖(Overshoot,Undershoot),EMI 等方面的問題，這對于提高系統(tǒng)的穩(wěn)定性和可靠性起到非常重要的作用。