DDR PCB Layout規(guī)則

在普通印制的布線中由于信號是低速信號，所以在3W原則的基本布線規(guī)則下按照信號的流向將其連接起來，一般都不會出現(xiàn)問題。但是如果信號是100M以上的速度時，布線就很有講究了。由于最近布過速度高達300M的DDR信號，所以仔細說明一下DDR信號的布線原則和技巧。高速系統(tǒng)一般采用低壓信號，電壓低，擺幅小，容易提高速度，降低功耗，但這給布線帶來了困難，因為低壓信號功率受信號線內阻影響大，是電壓平方關系，所以要盡量減少內阻，比如使用電平面，多打孔，縮短走線距離，高壓傳輸在終點用電阻分壓出較低電壓的信號等。SDRAM、DDR-I、DDR-II、 DDR-III信號電壓一個比一個低，越來越不容易做穩(wěn)定。電源供給也要注意，如果能量供給不足，內存不會穩(wěn)定工作。信號完整性和傳輸線的概念是一個專業(yè)性比較強的系統(tǒng)知識，這里不做詳細描述。現(xiàn)在即使不懂信號完整性及傳輸線的概念請按照下面通用的基本法則做，布出來的DDR高速信號板是不會出現(xiàn)問題的。1）DDR和主控芯片盡量靠近，DDR高速信號中所有差分信號組對都要嚴格等長(最多允許50mils的冗余)，所有信號線、時鐘線長度不超過2500mils，盡量0過孔。元件層下面一定要有一個接地良好的地層，所有走線不能跨過地的分割槽，即從元件層透視地層看不到與信號線交叉的地層分割線。這樣的話400M的DDR基本上是不會有問題的。其它的一些3W、 20H法則就能做到盡量做到吧。2）地址和命令信號組：保持完整的地和電源平面。特征阻抗控制在50～60 Ω。信號組與其他非DDR信號間距至少保持在20 mil以上。組內信號應該與DDR時鐘線長度匹配，差距至少控制在500 mil內。串聯(lián)匹配電阻RS值為O～33 Ω，并聯(lián)匹配電阻RT值應該在25～68 Ω。本組內的信號不要和數(shù)據(jù)信號組在同一個電阻排內。3）控制信號組：控制信號組的信號最少，只有時鐘使能和片選兩種信號。仍需要有一個完整的地平面和電源平面作參考。串聯(lián)匹配電阻RS值為O～33 Ω，并聯(lián)匹配終端電阻RT值為25～68 Ω。為了防止串擾，本組內信號同樣也不能和數(shù)據(jù)信號在同一個電阻排內。4）數(shù)據(jù)信號組：以地平面為參考，給信號回路提供完整的地平面。特征阻抗控制在50～60 Ω。線寬與時鐘信號寬度一致即可。與其他非DDR信號間距至少隔離20 mil。長度匹配按字節(jié)通道為單位進行設置，每字節(jié)通道內數(shù)據(jù)信號DQ、 數(shù)據(jù)選通DQS和數(shù)據(jù)屏蔽信號DM長度差應控制在±100mil內（非常重要），不同字節(jié)通道的信號長度差應控制在500 mil內。與相匹配的DM和DQS串聯(lián)匹配電阻RS值為0～33 Ω，并聯(lián)匹配終端電阻RT值為25～68Ω。如果使用電阻排的方式匹配，則數(shù)據(jù)電阻排內不應有其他DDR信號。5）時鐘信號：以地平面為參考，給整個時鐘回路的走線提供一個完整的地平面，給回路電流提供一個低阻抗的路徑。由于是差分時鐘信號，在走線前應預先設計好線寬線距，了解CPU差分阻抗要求，再按照這種約束來進行布線。所有的DDR差分時鐘信號都必須在關鍵平面上走線，盡量避免層到層的轉換。線寬和差分間距需要保證3W原則，信號線的單線阻抗應控制在50～60 Ω，差分阻抗控制在100～120 Ω。時鐘信號到其他信號應保持在20 mil*以上的距離來防止對其他信號的干擾。蛇形走線的間距不應小于20 mil。串聯(lián)終端電阻RS值在15～33Ω，可選的并聯(lián)終端電阻RT值在25～68 Ω。（端接電阻值都應在原理圖設計時就將電阻接入）6）電源部分應將去耦電容放置在芯片的電源腳附近。電源和地要有獨立的層，以供信號就近低阻的返回。電源和地層應盡量多打過孔保證其電氣連接性足夠良好、暢通。只要遵循以上規(guī)則和技巧，LAYOUT出來的DDR高速信號是不會出現(xiàn)什么問題的。在各信號的等長處理中，為了保證信號線的線長允許誤差，可以故意使用繞遠路徑處理，一般往往用蛇形線來走線。經(jīng)?？吹健暗乳L布線”，其實，等長不是目的，真正的目的是滿足建立保持時間，同頻同相，采樣正確。等長只不過可以最簡單地實現(xiàn)這個目的，要定量分析線長。在線的特征阻抗控制上，一般應對線的厚度提出要求，但各個制板廠家的制作工藝及介電常數(shù)不同，所以要提要求給制板廠家讓其控制信號線的特征阻抗。