基于ADSP-TS201S的圖像采集處理系統(tǒng)
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引言 隨著人們對(duì)實(shí)時(shí)信號(hào)處理要求的不斷提高和大規(guī)模集成電路的迅速發(fā)展，作為數(shù)字信號(hào)處理核心和標(biāo)志的數(shù)字信號(hào)處理器DSP芯片得到了快速的發(fā)展和應(yīng)用。它不但可以廣泛應(yīng)用于通信系統(tǒng)、圖形／圖像處理、雷達(dá)聲納、醫(yī)學(xué)信號(hào)處理等實(shí)時(shí)信號(hào)處理領(lǐng)域。就ADI公司而言，繼16-bit定點(diǎn)ADSP21xx和32-bit浮點(diǎn)ADSP21xxx系列之后，日前又推出了TigerSHARC系列的新型器件。本文介紹使用該系列中的ADSP-TS201S芯片實(shí)現(xiàn)一個(gè)圖像采集處理系統(tǒng)的設(shè)計(jì)方案。 該系統(tǒng)可以完成圖像的采集、處理和顯示，從而實(shí)現(xiàn)目標(biāo)識(shí)別與跟蹤的智能信號(hào)處理。該系統(tǒng)是對(duì)攝像機(jī)數(shù)字，模擬兩路視頻數(shù)據(jù)進(jìn)行采集，處理后通過(guò)PCI總線在PC機(jī)上顯示出來(lái)。整個(gè)系統(tǒng)主要由視頻信號(hào)采集模塊、DSP圖像處理模塊、PCI接口模塊三個(gè)部分組成（圖1）。
·視頻信號(hào)采集模塊 攝像機(jī)提供兩路視頻信號(hào)：一路模擬視頻，一路數(shù)字視頻。 模擬視頻信號(hào)經(jīng)過(guò)鉗位校正、放大后，將信號(hào)送入到A/D轉(zhuǎn)換器，再經(jīng)FPGA鎖存后將視頻信號(hào)發(fā)送給DSP1；經(jīng)視頻同步分離電路，由LM1881分離出模擬視頻的行、場(chǎng)同步信號(hào)，用于控制視頻數(shù)據(jù)采集到DSP1，以便進(jìn)行圖像處理。鉗位校正、視頻同步電路如圖2所示。模擬視頻經(jīng)運(yùn)放輸入，將中心電平調(diào)到3.3V，加到A/D輸入端。A/D轉(zhuǎn)換后的數(shù)據(jù)進(jìn)入FPGA鎖存。運(yùn)放均采用ADI公司的AD8047AR，A/D轉(zhuǎn)換器采用ADI公司的AD9050。AD9050為10位A／D轉(zhuǎn)換器，取其高8位進(jìn)入FPGA。采樣時(shí)鐘12MHz，與數(shù)字視頻信號(hào)相同。由FPGA對(duì)48MHz時(shí)鐘四分頻產(chǎn)生。
攝像機(jī)的數(shù)字視頻信號(hào)為14對(duì)差分信號(hào)，經(jīng)FPGA將差分信號(hào)轉(zhuǎn)換為單端信號(hào)，并鎖存數(shù)據(jù)。每個(gè)象素14位，每幀320×240。 FPGA采用ALTERA公司的CYCLONE系列EP1C3T144C-6，配置芯片采用EPC2LC20。EP1C3T144C-6具有將差分信號(hào)轉(zhuǎn)單端信號(hào)的專(zhuān)用I/O口。鎖存在FPGA的數(shù)字，模擬兩路視頻信號(hào)根據(jù)工作模式選擇輸出到DSP1數(shù)據(jù)總線上，由DSP1讀入處理，數(shù)據(jù)速率與模擬視頻的采樣速率，數(shù)字視頻的數(shù)據(jù)速率相同。工作模式選擇，開(kāi)關(guān)控制通過(guò)PIC9054引入到FPGA。 ·DSP處理器模塊 DSP處理器陣列模塊主要由4片高速高性能的DSP處理芯片ADSP-TS201S組成多DSP處理器系統(tǒng)，ADSP-TS201S性能如下： 基本性能指標(biāo)如下： DSP處理器陣列模塊中DSP1是用來(lái)整理所收集到的視頻信號(hào)，并進(jìn)行相應(yīng)的預(yù)處理后，將數(shù)據(jù)分發(fā)送到后面的DSP，進(jìn)行進(jìn)一步的處理。 DSP1并行口應(yīng)接FPGA輸出的視頻數(shù)據(jù)，還要接FLASH，完成DSP加載。DSP1的IRQ0,IRQ1分別作視頻輸入的幀中斷和行中斷，接到FPGA。其連接電路如下圖3所示。 FLASH選用AMD公司的AM29LV017D，為2M x 8-Bit的存儲(chǔ)器，可通過(guò)DSP1對(duì)FLASH編程，要保證在FLASH讀寫(xiě)時(shí)，F(xiàn)PGA的數(shù)據(jù)輸出總線D0～D13為高阻，反之，在數(shù)據(jù)通道運(yùn)行時(shí)，也應(yīng)使FLASH輸出為高阻，故用BMS來(lái)選片F(xiàn)LASH。
DSP處理器陣列模塊中DSP2和DSP3是用來(lái)實(shí)現(xiàn)圖像處理中的主要算法。DSP2和DSP3分別用鏈路口與DSP1連接，接收由DSP1傳送來(lái)的數(shù)據(jù)，DSP2和DSP3也分別用鏈路口連接DSP4，通過(guò)鏈路口將處理的數(shù)據(jù)傳送給DSP4，進(jìn)行下一步處理和數(shù)據(jù)整理。另外，DSP2和DSP3也直接采用鏈路口連接，實(shí)現(xiàn)DSP2和DSP3之間的通道，從而可以方便地將DSP2和DSP3配置成流水線或并行處理模式。 DSP處理器陣列模塊中DSP4接收DSP2和DSP3發(fā)送來(lái)的數(shù)據(jù)，進(jìn)行進(jìn)一步處理后，將最后處理的數(shù)據(jù)通過(guò)數(shù)據(jù)總線發(fā)送到雙端口RAM，通過(guò)PCI接口芯片PCI9054，將數(shù)據(jù)發(fā)送給PC機(jī)。該雙端口RAM采用3片IDT70LV27（32K x 16-Bit），組成96K x 16-Bit方式，保證一次寫(xiě)完一幀（320×240個(gè)象素，每個(gè)象素兩個(gè)字節(jié)），當(dāng)DSP4寫(xiě)滿(mǎn)一幀圖像數(shù)據(jù)后，向PC機(jī)產(chǎn)生中斷，請(qǐng)求PC機(jī)將數(shù)據(jù)讀走，當(dāng)PC機(jī)讀取完一幀圖像數(shù)據(jù)后，應(yīng)提供相應(yīng)的應(yīng)答，允許DSP4刷新雙口RAM。DSP陣列機(jī)互連電路如圖1所示，DSP4與雙口RAM的連接如圖4所示。DSP4接3片雙口RAM，與PCI9054形成接口。DSP4的FLAG0作為通過(guò)PCI9054輸出的視頻傳輸握手信號(hào)。 ADSP-TS201S陣列機(jī)采用鏈路口互連方式，在主要的數(shù)據(jù)傳輸方向設(shè)置了數(shù)據(jù)傳輸啟動(dòng)FLAG信號(hào)到接收方的IRQ產(chǎn)生中斷，以便更好的實(shí)現(xiàn)時(shí)序的匹配。 DSP1引入了工作/關(guān)閉選擇（FLAG1輸入），數(shù)據(jù)模式（數(shù)字/模擬）選擇由DATA14引腳讀入，可以在一幀數(shù)據(jù)開(kāi)始輸入時(shí)，讀入一次數(shù)據(jù)選擇模式，此后就可以不再處理了。
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| ·PCI接口模塊
PCI接口采用PLX公司的PCI9054接口芯片，32位，33MHZ數(shù)據(jù)總線。RAM1,2,3三片雙口RAM(IDT70LV27)作DSP4數(shù)據(jù)輸出緩存。由PCI9054讀入到PC機(jī)。在雙口RAM內(nèi)，相當(dāng)于右半邊接口，PCI9054其電路連接如圖5所示。PCI9054對(duì)應(yīng)著PCI槽的信號(hào)，按PCI槽名稱(chēng)對(duì)應(yīng)連接,加載EEPROM選用93CS66。 將LD0～LD3引入到FPGA內(nèi)，可以單次I/O寫(xiě)方式，輸出4位狀態(tài)，作主機(jī)控制。開(kāi)、關(guān)機(jī)，數(shù)字視頻/模擬視頻選擇以A16～17的譯碼之一作地址選擇。FPGA讀入后，譯碼成控制信號(hào)輸出。
基于ADSP-TS201S的圖像采集處理系統(tǒng)能夠完成圖像的高速處理，實(shí)現(xiàn)圖像的實(shí)時(shí)顯示，目標(biāo)跟蹤。在實(shí)際應(yīng)用中該系統(tǒng)工作穩(wěn)定，達(dá)到預(yù)想效果。 |
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