摘 要：基于嵌入式系統(tǒng)發(fā)展的需要，提出TMS320VC5402 DSP與AT89C51單片機通信的三種設計方案。利用TMS320VC5402的多通道緩沖串口MCBSP分別實現(xiàn)TMS320VC5402與AT89C51的SCI和SPI串行通信，以及通過TMS320VC5402的8位增強主機接口HPI一8實現(xiàn)TMS320VC5402與AT89C5l并行通信。就硬件接口電路和軟件編程進行詳細的闡述。
關(guān)鍵詞：單片機 DSP MCBSP HPI
將DSP和單片機構(gòu)成雙CPU處理器平臺，可以充分利用DSP對大容量數(shù)據(jù)和復雜算法的處理能力，以及單片機接口的控制能力。而DSP與單片機之間快速正確的通信是構(gòu)建雙CPU處理器的關(guān)鍵問題。下面就此問題分別設計串行SCI、SPI和并行HPI三種連接方式。
1 串行通信設計與實現(xiàn)
1 1 SCI串行通信設計
1.1.1 多通道緩沖串行口McBSP原理
TMS320VC5402(簡稱VC5402)提供了2個支持高速、全雙工、帶緩沖、多種數(shù)據(jù)格式等優(yōu)點的多通道緩沖串行口McBSP。MCESP分為數(shù)據(jù)通路和控制通路。①數(shù)據(jù)通路負責完成數(shù)據(jù)的收發(fā)。CPU或DMAC能夠向數(shù)據(jù)發(fā)送寄存器DXR寫入數(shù)據(jù)，DXR中的數(shù)據(jù)通過發(fā)送移位寄存器XSR輸出到DX引腳。DR引腳接收數(shù)據(jù)到接收移位寄存器RSR，再復制到接收緩沖寄存器RBR，最后復制到數(shù)據(jù)接收寄存器DRR。這兩種數(shù)據(jù)多級緩沖方式使得數(shù)據(jù)搬移和片外數(shù)據(jù)通信能夠同時進行。②控制通路負責內(nèi)部時鐘產(chǎn)生，幀同步信號產(chǎn)生，信號控制和多通道選擇。另外．還具有向CPU發(fā)送中斷信號和向DMAC發(fā)送同步事件的功能。MCBSP時鐘和幀同步信號通過CLKR、CLKX、FXR、FSX引腳進行控制，接收器和發(fā)送器可以相互獨立地選擇外部時鐘和幀同步信號，也可以選擇由內(nèi)部采樣率發(fā)生器產(chǎn)生時鐘和幀同步信號。幀同步脈沖有效表示傳輸?shù)拈_始。
1.1.2 SCI串行接口設計
設置VC5402的McRSP輸出時鐘和幀同步信號由內(nèi)部采樣率發(fā)生器產(chǎn)生，內(nèi)部數(shù)據(jù)時鐘CLKG和幀同步信號FSG驅(qū)動發(fā)送時鐘CLKX和幀同步FSX(CLKXM=l，FSXM=l，FSGM=1)，輸入時鐘也由內(nèi)部采樣率發(fā)生器產(chǎn)生，內(nèi)部數(shù)據(jù)時鐘CLKG驅(qū)動接收時鐘CLKR(CLKRM=1)，同時由CPU時鐘驅(qū)動采樣率發(fā)生器(CLKSM=1)。考慮到AT89C51(簡稱C51)串口發(fā)送數(shù)據(jù)幀中第l位為起始位，因此可以利用該位驅(qū)動輸入幀同步信號FSR，同時要置忽略幀同步信號標志為1。其中FSG幀同步脈沖寬度=(FWID+1)·CLKG；FSG幀同步脈沖周期=(FPER+1)·CLKG；采樣率發(fā)生器分頻系數(shù)(采樣率=波特率)=FIN／(CLKGDV+1)。
SCI串口連接如圖l所示。
1.1.3 波特率不一致的處理
VC5402初始化(以圖1為例)：
STM#SRGRl,SPSAl
STM#ooFEH，SPSDl；FSG幀同步脈沖寬度位為1個CLKG
；波特率為100 MHz／(0X(OFF)=392 156 b／s
STM#SRGR2，SPSAl
STM#3D00H,SPSDl;內(nèi)部采樣率發(fā)生器時鐘由CPU驅(qū)動
C51初始化：
MOV TMOD,#20H
MOVTLl,#FFH
MOVTHl，#FFH ；C51波特率=(2SMOD／32)*(fosc／12)[1／(256一初值)]一24 509 b／s
MOV SCON，#50H ；置串口方式l，每一幀10位數(shù)據(jù)．允許接收
MOV PCON，#80H ；設置SMOD=1
VC5402波特率／C51波特率=(392 156／24 509)=16．000 49
VC5402每發(fā)送16位數(shù)據(jù)，C51只采樣1位數(shù)據(jù)。在VC5402存儲器中開辟一個空間對每次發(fā)送的8位數(shù)據(jù)進行擴展，1位擴為16位，0為0000H，l為FFFFH，共擴為128位。在數(shù)據(jù)頭部填加16位起始位0000H，數(shù)據(jù)尾部填加停止位FFFFH。在VC5402發(fā)送控制寄存器XCR中設置XWDLEN=000(1字含8位)，即可將要發(fā)送的8位數(shù)據(jù)封裝成1幀10字的數(shù)據(jù)。這也符合C51串口1方式下1幀10位的數(shù)據(jù)格式。C51以1／16的VC5402采樣速率接收數(shù)據(jù)，0000H采樣為0，FFFFH采樣為1，由此可以將接收到的200位恢復為8位數(shù)據(jù)，停止位進入RB8。
C51每發(fā)送1位數(shù)據(jù)，VC5402要采樣為16位數(shù)據(jù)。C51一次發(fā)送的10位數(shù)據(jù)的起始位觸發(fā)VC5402的接收幀同步。由于VC5402以16倍C51的采樣速率接收數(shù)據(jù)，1位采樣為16位，0采樣為0000H，1采樣為FFFFH．只采樣發(fā)送來的10位中的前9位，9位封裝成144位，即接收的1幀數(shù)據(jù)完成。VC5402將收到的144位數(shù)據(jù)在開辟的存儲器空間存放，拋棄前16位，在剩下的128位里分成8組，每組16位。比較其中間的8位，若有4位以上為1，則該16位為1，反之則為0。由此將接收到的144位恢復為8位數(shù)據(jù)。
為了不讓CPU頻繁地被數(shù)據(jù)接收和發(fā)送打斷，將DMA和MCBSP聯(lián)合使用來控制數(shù)據(jù)的接收和發(fā)送。RRDY直接驅(qū)動MCBSP向DMAC接收數(shù)據(jù)事件(REVENT事件)，XRDY直接驅(qū)動MCBSP向DMAC發(fā)送數(shù)據(jù)事件(XEVENT事件)。
SCI通信協(xié)議如圖2所示
1. 2 SPI串行通信設計
將C51置為主機，VC5402為從機。McBSP的時鐘停止模式(CLKSTP=1X)兼容SPI模式，接收部分和發(fā)送部分內(nèi)部同步。McBSP可以作為SPI的從機或主機。發(fā)送時鐘BCLKX作為SPI協(xié)議的移位時鐘SCK使用，發(fā)送幀同步信號BFSX作為從機使能信號nSS使用，接收時鐘BCLKR和接收幀同步信號BFSR不使用。它們在內(nèi)部分別與BCLKX和BFSX直接連接。BDX作為MISO，而BDR作為MOSI，發(fā)送和接收具有相同字長。
C51中的并口P1．1和P1．2作為擴展串行SPI輸人輸出口與VC5402連接，P1．0作為串行時鐘輸出口，P1．3作為幀同步信號輸出口_。
SPI串口連接如圖3所示。
VC5402初始化程序(以圖3為例)：
STM#SPCRll，SPSAl；設置時鐘停止位進入MCBSP的SPI模式
STM#0X1000，SPSDl；時鐘開始于上升沿(無延遲)
STM#SPCRl2,SPSAl
STM#0X0040，SPSDl；XINT由XRDY(即字尾)驅(qū)動
STM#PCRl，SPSAl
STM#0X000C，SPSDl；對發(fā)送和接收時鐘，同步幀進行設置
STM#RCRll．SPSAl
STM#0X0000，SPSDl；接收數(shù)據(jù)l幀1字．1字8位
STM#XCRll，SPSAl
STM#0X0000，SPSDl；；發(fā)送數(shù)據(jù)1幀1字．1字8位；
P1．0發(fā)送到VC5402的移位時鐘是保證DSP正確采樣接收和發(fā)送數(shù)據(jù)的時鐘。它要保證和C51的采樣接收和發(fā)送數(shù)據(jù)的時鐘一致．才能使主從機同步。
2 并行通信設計與實現(xiàn)
2.1 VC5402的HPI接口原理
HPI一8是一個8位(HD0～HD7)的連接DSP與主機設備或主處理器的并行接口。DSP與主機通過DSP的片內(nèi)RAM交換數(shù)據(jù)，整個片內(nèi)RAM都可以作為HPI一8的存儲器。HPIA地址寄存器只能由主機直接訪問，存放當前尋址的存儲器的地址；HPID數(shù)據(jù)鎖存器只能由主機直接訪問，存放當前要寫入或讀出的數(shù)據(jù)；HPIC控制寄存器可以被主機和VC5402共同訪問。HPI本身的硬件中斷邏輯可以完成主從設備之間的握手，主機通過置HPIC中的特定位產(chǎn)生DSP中斷，同樣DSP通過nHINT引腳對主機產(chǎn)生中斷。HRDY引腳用于自動調(diào)節(jié)主機訪問HPI的速度，使慢速外部主機與DSP能很好地匹配。HRDY由HCS使能，即當HCS為高時HRDY一直為高，而當EMUl／nOFF為低時，HDRY輸出高阻。
HPI連接如圖4所示。
2.2 并行接口設計
將C51置為主機，VC5402置為從機。C51的PO口和HPI的8位數(shù)據(jù)線HD0～HD7相連作為數(shù)據(jù)傳輸通道，P1．0～P1．3設置為輸出控制HPI口的操作。其中P1．0作為讀寫控制選通信號連接HR／W；P1．1連接字節(jié)識別信號HBIL，控制讀寫數(shù)據(jù)是屬于16位字的第1還是第2字節(jié)；P1．2和P1．3分別連接HCNTL0和HCNTLl，以實現(xiàn)對HPIC、HPIA和HPID寄存器的訪問；nRD和nWR連接nHDSl和nHDS2作為數(shù)據(jù)選通信號來鎖存有效的HCNTLO／1、HBIL和HR／W信號。nINTl作為輸入，與HPI口的主機中斷信號nHINT相連。nHCS一直接地，而nHAS口和ALE口相連接，在HCNTL0／I、HBIL和HR／W信號有效之后，設置nHDSl為低電平，則實現(xiàn)了讀寫的數(shù)據(jù)選通，從而完成C51對VC5402 HPI口的讀寫操作。在數(shù)據(jù)交換過程中，C51向HPI發(fā)送數(shù)據(jù)時，通過置VC5402的HPI控制寄存器HPIC中的DSPINT位為l來中斷VC5402。C51接收來自HPI的數(shù)據(jù)時通過查詢方式，當VC5402 DSP準備發(fā)送數(shù)據(jù)時，置nHINT信號為低；C51查詢到nlNTl為低時，調(diào)用接收數(shù)據(jù)子程序來實現(xiàn)數(shù)據(jù)的接收。
C51與VC5402的并行連接如圖5所示。
主機接收和發(fā)送初始化程序(以圖5連接為例)：
RTITEADDRESS： ；寫入VC5402存儲器地址信息
CLR P1．2
注：①HBlL腳在傳輸過程中指示當前字節(jié)為第l還是第2字節(jié)。
②為方便DSP自舉引導加載程序．常采用將nHlNT腳直接與INT2
腳相連。
圖5 AT89C51與V05402的并行連接
SETB P1．3 ；主機可讀寫HPlA地址寄存器
CLR P1．0 ；主機要求寫選通HPI一8
MOV P0，A ；寫入8位地址
CALL DELAY ；等待地址寫入完成
READDATA： ；讀出VC5402存儲器數(shù)據(jù)信息
SETB P1．2
CLR P1．3 ；主機可讀寫HPID數(shù)據(jù)寄存器
SET P1．0 ；主機要求讀選通HPI一8
MOVA，P0 ；讀出8位數(shù)據(jù)
CALL DELAY ；等待數(shù)據(jù)讀出完成
WRITEDATA： ；寫入VC5402存儲器數(shù)據(jù)信息
SETB Pl．2
CLR P1．3 ；主機可讀寫HPID數(shù)據(jù)寄存器
CLR P1．0 ；主機要求寫選通HPI一8
MOV P0，A ;寫入8位數(shù)據(jù)
CALL DELAY ；等待數(shù)據(jù)寫入完成
不管是串行連接還是并行連接，都要考慮到VC5402是采用3．3 V供電，C51采用5 V供電。兩者之間存在信號電平的差異而不能直接相連，應互連接口隔離器件。
結(jié) 語
在SCI串行通信調(diào)試中，發(fā)現(xiàn)由于DSP的運行頻率在100 MHz左右，造成內(nèi)部數(shù)據(jù)時鐘CLKG過快，不能與C51串口采樣頻率保持一致，需要軟件加以處理，這樣會額外消耗DSP資源。因此可以考慮將發(fā)送時鐘CLKX和接收時鐘CLKR接外部時鐘源(慢于DSP時鐘)，以保證與C51串口采樣頻率的一致。另外在并行通信的調(diào)試中，可以知道通過HPI-8口并行通信完全沒有硬件和軟件開銷，由DSP自身的硬件來協(xié)調(diào)沖突，因此HPI-8口使用于與單片機構(gòu)件較好的主從雙CPU處理器平臺。
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