單片機(jī)與CPCI總線的脈沖信號檢測系統(tǒng)的工作方法簡述

引言

在工業(yè)控制領(lǐng)域，通常有大量的脈沖信號用于控制其他設(shè)備或部件的開關(guān)或者工作狀態(tài)切換。這些脈沖信號除了常規(guī)計(jì)算機(jī)系統(tǒng)采用的+5 V接口電平外，還有+12 V、+30 V，乃至更高幅度的接口電平，通常為功率型電流驅(qū)動信號。本文提出了一種兩級測試系統(tǒng)的設(shè)計(jì)思路，給出了在較寬的范圍內(nèi)兼容不同接口電平的脈沖信號檢測系統(tǒng)的設(shè)計(jì)方案，采用標(biāo)準(zhǔn)CPCI總線接口設(shè)計(jì)，具有良好的兼容性和擴(kuò)展性，適用于產(chǎn)品功能測試或系統(tǒng)集成測試。

1 測試系統(tǒng)架構(gòu)

如圖1所示，測試系統(tǒng)采用二級(主控機(jī)、下位機(jī))結(jié)構(gòu)設(shè)計(jì)，由主控計(jì)算機(jī)(即主控機(jī))、測試客戶機(jī)(即下位機(jī))、局域網(wǎng)、電纜及運(yùn)行于各設(shè)備中的測試軟件共同構(gòu)成。主控計(jì)算機(jī)屬主控機(jī)一級，控制測試客戶機(jī)，測試任務(wù)由主控計(jì)算機(jī)控制完成。測試客戶機(jī)控制其對應(yīng)的測試設(shè)備可獨(dú)立完成設(shè)備級的功能測試。整個測試系統(tǒng)通過對被測設(shè)備施加激勵信號并檢測其響應(yīng)輸出的方式，實(shí)現(xiàn)對被測沒備的閉環(huán)測試。

脈沖信號檢測板是工作于測試客戶機(jī)中的測試板卡，其主要功能是接收80路外部脈沖信號，測量并記錄每路脈沖信號的脈沖寬度及收到脈沖的時間。

2 脈沖信號檢測板實(shí)現(xiàn)方案

2.1 總體設(shè)計(jì)

脈沖信號特性為：脈沖持續(xù)時間為80～500 ms，偏差為±10 ms;驅(qū)動電流不小于200 mA。在產(chǎn)品功能測試及系統(tǒng)集成測試階段，主要考核脈沖信號功能的正確性，故脈沖信號檢測板用于檢測脈沖信號的發(fā)生時間及脈沖持續(xù)寬度，要求測量誤差不大于±1ms。

如圖2所示，脈沖信號檢測板的核心部分包括光耦接口電路、接口處理FPGA、單片機(jī)系統(tǒng)和PCI接口電路。板卡采用標(biāo)準(zhǔn)的6U尺寸CPCI板卡設(shè)計(jì)，兼容標(biāo)準(zhǔn)6U尺寸的CPCI工控機(jī)。

檢測板內(nèi)部主要數(shù)據(jù)流向及處理流程為：80路脈沖信號通過光電耦合器(光耦)進(jìn)行隔離變換，轉(zhuǎn)換成檢測板內(nèi)部5 V電平信號;接口處理FPGA對信號進(jìn)行采樣，并將80路脈沖采樣數(shù)據(jù)組幀緩存;單片機(jī)讀取FPGA中的采樣數(shù)據(jù)，并判斷是否檢測到有效脈沖信號，將檢測到的脈沖信號打上當(dāng)前時間標(biāo)簽后發(fā)送給雙口RAM;工控機(jī)軟件通過CPCI總線定期訪問雙口RAM，讀取數(shù)據(jù)。

2.2 脈沖信號接口

被測脈沖信號為功率驅(qū)動信號，用于驅(qū)動功率負(fù)載，驅(qū)動電流通常為幾mA至幾百mA，采用集電極開路門(OC)形式輸出，通常為+12～+30 V信號。為了兼容多種信號電平，并能隔離功率型信號與普通基帶電平信號，實(shí)現(xiàn)較好的電磁兼容性，本系統(tǒng)采用光電耦合器作為信號隔離與電平轉(zhuǎn)換的接口器件。

TLP121是東芝公司生產(chǎn)的光電耦合器，隔離阻抗為MΩ級，其前向驅(qū)動電流(IF)最大為20 mA，后端開關(guān)開啟和閉合時間均為μs級，可以滿足本系統(tǒng)對測量誤差不大于1 ms的要求。輸入接口電阻設(shè)為可調(diào)電阻，可適應(yīng)不同輸入電壓。

脈沖信號接口電路如圖3所示。脈沖信號正線和回線連接至光耦的前端(圖3中TLP121的1、3引腳)，后端(圖3中TLP121的4、6引腳)采用板內(nèi)5V電源上拉，通過施密特電路74HC14整形后發(fā)送至接口處理FPGA。當(dāng)脈沖信號有效時，光耦前端有電流流過，接口電路輸出高電平“1”;脈沖信號無效時，接口電路輸出低電平“0”。

2.3 接口處理FPGA

由于需要對80路脈沖信號進(jìn)行檢測，采用單片機(jī)無法滿足并行處理的需求，因此選用FPGA完成脈沖采樣功能。接口處理FPGA采用Altera公司的FLEX10K50，工作主頻為6 MHz，存儲芯片采用EPC1PC8。

其主要功能有三部分：分頻定時器、采樣數(shù)據(jù)緩存、外圍控制邏輯。FPGA對主時鐘進(jìn)行分頻，形成周期為1 ms的時鐘信號。FPGA每ms對80路脈沖信號完成并行采集一次，將數(shù)據(jù)存放在寄存器中，同時向單片機(jī)發(fā)出中斷信號，通知單片機(jī)發(fā)起數(shù)據(jù)搬移，以及單片機(jī)內(nèi)部的時間計(jì)數(shù)器自增。采樣數(shù)據(jù)緩存模塊用于將80路脈沖信號同時鎖存至內(nèi)部寄存器，單片機(jī)每ms全部讀取一次。外圍控制邏輯用于單片機(jī)外圍各控制信號的譯碼，包括控制寄存器、各芯片控制信號譯碼，以及其他輔助功能的實(shí)現(xiàn)。

2.4 單片機(jī)系統(tǒng)

單片機(jī)系統(tǒng)采用Atmel公司的AT89C51，配合32KB外部SRAM 62256以及4 KB雙口數(shù)據(jù)RAMIDT71342。其中，CPCI總線訪問雙口數(shù)據(jù)RAM的L端口，8051訪問R端口。

單片機(jī)工作主頻設(shè)計(jì)為20 MHz。單片機(jī)P0口和P2口作為通用的數(shù)據(jù)線和地址線使用，配合地址鎖存器74HC373 工作;P1口不使用;P3口中僅使用了P3.2用于接收外部中斷，即來自接口處理FPGA的中斷。FPGA內(nèi)部定時器每ms產(chǎn)生一個中斷脈沖，用于單片機(jī)軟件計(jì)時器的激勵時鐘，同時通知單片機(jī)讀取脈沖信號接口采樣數(shù)據(jù)。

單片機(jī)的外部地址空間劃分如表1所列。

單片機(jī)產(chǎn)生的脈沖信號數(shù)據(jù)幀格式如圖4所示。每個數(shù)據(jù)幀包含14個字節(jié)數(shù)據(jù)，時間碼為4個字節(jié)，加電后從0開始計(jì)時，單位為ms;采樣脈沖數(shù)據(jù)共10個字節(jié)，對應(yīng)80路脈沖信號。

2.5 PCI總線接口

板卡采用CPCI接口方式，接口芯片采用PLX公司的PLX9052，與配置EEPROM芯片93CS46配合使用。板卡在PCI總線中工作在從模式下。接口芯片對部數(shù)據(jù)總線選擇低8位數(shù)據(jù)線與雙口 RAM連接，測試客戶機(jī)定期查詢每塊測試板卡中雙口RAM的工作模式，不使用本地中斷信號。

3 軟件設(shè)計(jì)

脈沖信號檢測板單片機(jī)軟件主要完成脈沖采樣數(shù)據(jù)的處理，剔除FPGA產(chǎn)生的采樣數(shù)據(jù)中的無效數(shù)據(jù)，將檢測到的脈沖有效數(shù)據(jù)打上時間標(biāo)簽后存儲到雙口數(shù)據(jù)RAM中。雙口 RAM中循環(huán)存儲256組脈沖信號數(shù)據(jù)，測試客戶機(jī)定期訪問雙口RAM，讀取檢測數(shù)據(jù)。單片機(jī)軟件流程如圖5所示。

圖5中寄存器0x8FFD為配置寄存器，由測試客戶機(jī)軟件寫入，用于初始化雙口RAM中的數(shù)據(jù)。

結(jié)語

本文提出的兩級測試系統(tǒng)的沒計(jì)思路和基于單片機(jī)與CPCI總線的脈沖信號檢測系統(tǒng)沒計(jì)方案，可以適應(yīng)較寬電壓幅度范圍的接口電平信號。系統(tǒng)采用標(biāo)準(zhǔn)的CPCI總線接口，具有良好的兼容性和擴(kuò)展性，能較好地滿足對脈沖信號的功能測試。如需要提高測量精度，可縮短FPGA采樣間隔來實(shí)現(xiàn)。

目前，該方案已經(jīng)大量應(yīng)用于產(chǎn)品測試和系統(tǒng)集成測試中。