單片機(jī)多機(jī)冗余設(shè)計(jì)及控制模塊的VHDL語言描述

時(shí)間：2012-11-26 15:18:41

關(guān)鍵字：單片機(jī) 控制模塊 VHDL語言 LOGIC

手機(jī)看文章

掃描二維碼
隨時(shí)隨地手機(jī)看文章

[導(dǎo)讀]本文提出一種表決式單片機(jī)多機(jī)冗余設(shè)計(jì)方案。該方案不同于中央系統(tǒng)的多機(jī)冗余設(shè)計(jì)。大規(guī)模系統(tǒng)冗余大多采用完善而復(fù)雜的機(jī)間通訊協(xié)議實(shí)現(xiàn)系統(tǒng)重構(gòu)，不太注重系統(tǒng)的實(shí)時(shí)性。本方案結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)，具有極強(qiáng)的實(shí)時(shí)

本文提出一種表決式單片機(jī)多機(jī)冗余設(shè)計(jì)方案。該方案不同于中央系統(tǒng)的多機(jī)冗余設(shè)計(jì)。大規(guī)模系統(tǒng)冗余大多采用完善而復(fù)雜的機(jī)間通訊協(xié)議實(shí)現(xiàn)系統(tǒng)重構(gòu)，不太注重系統(tǒng)的實(shí)時(shí)性。本方案結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)，具有極強(qiáng)的實(shí)時(shí)性，沒有電子開關(guān)切換總線的咔嗒聲輸出。單片機(jī)價(jià)格低廉、功能靈活，也使得該設(shè)計(jì)在類似儀器儀表的小系統(tǒng)中的運(yùn)用成為可能。

1 設(shè)計(jì)原理

設(shè)計(jì)結(jié)構(gòu)如圖1所示。

完成整個(gè)冗余設(shè)計(jì)的電路被置于一個(gè)核心控制模塊中，如果該模塊以FPGA實(shí)現(xiàn)也就是一塊芯片。圖1中單片機(jī)1、2、3被假定為冗余的三個(gè)單片機(jī)，它們的輸入總線并聯(lián)，接收核心控制模塊中輸入緩沖的輸出。輸出總線分別接到模塊的輸出總線仲裁器。核心控制模塊包括輸入緩沖、輸出總線仲裁、電源控制、時(shí)鐘產(chǎn)生、復(fù)位電路和報(bào)警控制輸出六個(gè)部分。

1.1 輸入緩沖

為了消除輸入端并聯(lián)輸入阻抗帶來的影響，在輸入端增加了一級(jí)緩沖器，減小外圍電路的影響。采用輸入緩沖，可以實(shí)現(xiàn)單片機(jī)和外圍電路的輸入隔離。

1.2 輸出總線仲裁

該總線仲裁是建立在所有單片機(jī)在時(shí)鐘級(jí)上同步的基礎(chǔ)上，通常采用總線表決法。即相同輸出總線上的值作為仲裁的結(jié)構(gòu)輸出，不同輸出總線被當(dāng)作出錯(cuò)而封止，所有的輸出皆不相同同是失敗狀態(tài)，無表決輸出。表決的實(shí)現(xiàn)當(dāng)然不能采用軟件比較，以三個(gè)單片機(jī)系統(tǒng)的一位為例介紹表決方法。假設(shè)位輸入變量X1、X2、X3，輸出Q，狀態(tài)指示：正常N、X1出錯(cuò)E1、X2出錯(cuò)E2、X3出錯(cuò)E3。真值表如表1所示，位仲裁單元如圖2所示。

顯然以上位單片機(jī)用數(shù)字電路難實(shí)現(xiàn)，后面給出整體的VHDL語言描述?？偩€仲裁由多個(gè)這樣的位單元組成，個(gè)數(shù)由單片機(jī)輸出總線的最大數(shù)n決定。仲裁器除了n根輸出線，同時(shí)還對(duì)每個(gè)位單元的狀態(tài)位進(jìn)行邏輯組合輸出正常、出錯(cuò)、失敗三個(gè)狀態(tài)指示。失敗信號(hào)也用作報(bào)警保護(hù)控制輸出，或重新復(fù)位輸出。失敗輸出有效時(shí)輸出失效。

以三個(gè)單片機(jī)的系統(tǒng)為例，如果將仲裁器的三個(gè)總線某一時(shí)刻輸入看作為n位二進(jìn)制變量X，Y，Z。如果X，Y，Z在任何時(shí)鐘都逐位相同，而系統(tǒng)處于正常工作狀態(tài)。如果三者中有兩個(gè)變量逐位相同，而另一個(gè)不同，則系統(tǒng)處于出錯(cuò)狀態(tài)。如果三者皆不相則系統(tǒng)失敗。正常和出錯(cuò)狀態(tài)可以運(yùn)行，而失敗狀態(tài)必須保護(hù)和處理。

FPGA技術(shù)的發(fā)展，使得設(shè)計(jì)中的比較、決策等數(shù)字電路的設(shè)計(jì)實(shí)現(xiàn)變得非常容易，而且系統(tǒng)簡(jiǎn)明可靠。如果采用中規(guī)模集成電路來實(shí)現(xiàn)的話，將相當(dāng)煩瑣和復(fù)雜。

1.3 單片機(jī)時(shí)鐘級(jí)同步的實(shí)現(xiàn)

系統(tǒng)的所有單片機(jī)必須達(dá)到時(shí)鐘級(jí)的同步。單片機(jī)選用相同的型號(hào)(可以是不同的廠家)，完全相同的程序和同一機(jī)器時(shí)鐘。

同一時(shí)鐘是實(shí)現(xiàn)時(shí)鐘同步的第一步。時(shí)鐘發(fā)生電路在控制模塊內(nèi)產(chǎn)生并送到各單片機(jī)的時(shí)鐘輸入端，要求單片機(jī)可外接時(shí)鐘輸入。時(shí)鐘同步并不容易，以89C51為例，51系列單片機(jī)上電后振蕩器起振輸出，ALE脈沖由時(shí)鐘經(jīng)分頻電路得到，一旦形成，機(jī)器周期脈沖和時(shí)鐘脈沖相位關(guān)系固定，不受復(fù)位電路影響，直到電源掉電為止。

第二步是實(shí)現(xiàn)機(jī)器周期脈沖同步。MCS51一個(gè)機(jī)器周期包括6個(gè)狀態(tài)周期，每個(gè)狀態(tài)周期包括2個(gè)節(jié)拍，對(duì)應(yīng)2個(gè)時(shí)鐘節(jié)拍有效期。也就是說一個(gè)機(jī)器周期包括12個(gè)振蕩周期，指令工作在時(shí)鐘節(jié)拍上，同時(shí)更是同步工作在機(jī)器周期上。不論是單字節(jié)指令還是雙字節(jié)指令，指令周期均是機(jī)器周期的1、2、4倍。要同步單片機(jī)節(jié)拍，必須同步機(jī)器周期。考慮到上電時(shí)間上可能產(chǎn)生的差異，采用先上電后加時(shí)鐘脈沖的方法。上電時(shí)確保時(shí)鐘輸入端沒有干擾脈沖引入，所有單片機(jī)上電后的內(nèi)部分頻電路起始點(diǎn)一致，然后加入時(shí)鐘脈沖，各單片機(jī)獲得同步的機(jī)器周期。

第三步是同步指令周期。指令的同步需要依靠復(fù)位電路來實(shí)現(xiàn)。在時(shí)鐘脈沖正常輸入和分頻電路正常工作的情況下，復(fù)位操作是在復(fù)位端加上至少2個(gè)機(jī)器周期的復(fù)位電平而實(shí)現(xiàn)的。復(fù)位信號(hào)由核心控制器發(fā)出送至每片單片機(jī)。復(fù)位后，統(tǒng)一了片內(nèi)主要寄存器內(nèi)容，所有單片機(jī)程序從起始位置開始執(zhí)行。

單片機(jī)時(shí)鐘級(jí)同步的實(shí)現(xiàn)主要依靠電源控制、時(shí)鐘產(chǎn)生、復(fù)位電路三部分硬件。

1.3.1 電源控制

三個(gè)單片機(jī)的供電電源由控制模塊控制。主控遠(yuǎn)件需要保證足夠電流容量，可采用功率三極管或場(chǎng)效應(yīng)管實(shí)現(xiàn)。不能采用繼電器在，以避免觸點(diǎn)電源跳變。

1.3.2 時(shí)鐘產(chǎn)生

晶體振蕩器輸出脈沖作為單片機(jī)時(shí)鐘，中間增加可控的緩沖級(jí)。緩沖級(jí)可以增加時(shí)鐘信號(hào)的輸出負(fù)載能力，并可被控制模塊控制。

1.3.3 復(fù)位電路

三個(gè)單片機(jī)的復(fù)位端并聯(lián)接至同一個(gè)復(fù)位端。復(fù)位信號(hào)在信號(hào)極性和脈沖寬度上滿足單片機(jī)復(fù)位要求，驅(qū)動(dòng)能力滿足多單片機(jī)需要。復(fù)位電路同樣是受控于控制模塊，用以實(shí)現(xiàn)單片機(jī)同步。

1.4 報(bào)警與控制

不同狀態(tài)下核心控制模塊有不同的信號(hào)輸出，異常狀態(tài)同時(shí)也是報(bào)警信號(hào)。正常狀態(tài)輸出綠燈，出錯(cuò)狀態(tài)輸出黃燈，失敗狀態(tài)輸出紅燈。黃燈輸出時(shí)系統(tǒng)可以暫時(shí)繼續(xù)工作，等到系統(tǒng)空閑或許可時(shí)進(jìn)行糾錯(cuò)。紅燈輸出時(shí)系統(tǒng)立即進(jìn)入保護(hù)狀態(tài)，輸出端呈現(xiàn)高阻狀態(tài)，需要時(shí)可以馬上糾錯(cuò)，恢復(fù)系統(tǒng)。

系統(tǒng)恢復(fù)需要對(duì)控制模塊進(jìn)行復(fù)位，復(fù)位脈沖可以是自身的失敗狀態(tài)輸出，也可以是出錯(cuò)脈沖輸出和其他信號(hào)的組合邏輯?？刂颇K的復(fù)位，實(shí)際是對(duì)各單片機(jī)重新進(jìn)行時(shí)序?qū)R和復(fù)位單片機(jī)程序。此處設(shè)計(jì)需結(jié)合具體使用場(chǎng)合考慮。

2 控制模塊的VHDL語言描述

本控制模塊主要采用VHDL語言進(jìn)行描述。

library ieee;

　　use ieee.std_1164.all;

　　use ieee.std_logic_unsigned.all;

　　Entity redu_control is

　　Port (a_bus,b_bus,c_bus:in std_logic_vector(7-三輸入總線，--本設(shè)計(jì)定為8位)

　　o_bus: out std_logic_vector(7 downto 0);--8位輸出總線

　　error_out,fail_out:out std_logic;--出錯(cuò)、失敗輸出

　　reset_in，clock_in: in std_logic;--復(fù)位、時(shí)鐘輸入

　　power,clock,reset:out std_logic；--電源、時(shí)鐘、復(fù)位輸出

　?。?/div>

　　end；

　　architecture control_pro of redu_control_is

　　signal int: std_logic;

　　begin

　　bus_pro:process(a_bus,b_bus,c_bus) -總線控制過程

　　begin

　　if a_bus=b_bus then

　　o+bus<=a_bus;

　　if a_bus=c_bus then - 正常輸出

　　error_out<='0'；

　　fail_out<='0';

　　else

　　error_out<='1'; --給出出錯(cuò)信號(hào)

　　fail_out='0';

　　end if

　　elsif a_bus=c_bus then

　　o_bus<=a_bus;

　　error_out<='1'; --給出出錯(cuò)信號(hào)

　　fail_out<='0';　

　　elsif b_bus=c_bus then -不同的出錯(cuò)情況

　　o_bus<=b_bus;

　　error_out<='1';

　　fail_out<='0';

　　else --失敗輸出

　　o_bus<=(others=>'z');

　　fail_out<='1';

　　end if

　　end process bus_pro; --總線過程結(jié)束

　　start_pro process -啟動(dòng)過程

　　begin

　　wait until reset_in='1'; --等待外部復(fù)位啟動(dòng)

　　power<='0'；

　　clock<='0'；

　　reset<='0'; --停止電源、時(shí)鐘、復(fù)位輸出

　　power<='1' after 3 s; --3s后輸出電源信號(hào)

　　clock<=clock_in after 6 s; --6s后輸出時(shí)鐘信號(hào)

　　reset<='1' after 9 s；--9s后輸出復(fù)位信號(hào)

　　reset<='0'after 10 s；--復(fù)位信號(hào)回到高電平

　　end process start_pro；--啟動(dòng)過程結(jié)束

　　end；

本文所述的時(shí)鐘對(duì)齊方法實(shí)現(xiàn)比較簡(jiǎn)單但并不唯一。復(fù)雜一點(diǎn)的方法可以采用不同時(shí)鐘輸出到不同單片機(jī)，比較反饋后，調(diào)整時(shí)鐘輸出個(gè)數(shù)達(dá)到調(diào)節(jié)目標(biāo)。