為助聽(tīng)器應(yīng)用搭建有效的硬件平臺(tái)

 與便攜消費(fèi)電子領(lǐng)域一樣，助聽(tīng)器設(shè)計(jì)也面臨提升工作性能、增添新功能、延長(zhǎng)電池使用時(shí)間，同時(shí)維持小巧外形的壓力。這些慣而有之的抵觸因素，使助聽(tīng)器開(kāi)發(fā)成為極復(fù)雜且富有挑戰(zhàn)之事。本文詳述助聽(tīng)器用數(shù)字信號(hào)處理器(DSP)制造商必須應(yīng)對(duì)的關(guān)鍵問(wèn)題，用以達(dá)到最終使用者的期望。

總體系統(tǒng)挑戰(zhàn)

助聽(tīng)器中集成的數(shù)字IC技術(shù)支持對(duì)聲音進(jìn)行放大及處理。IC也可能涉及提供其他功能，如無(wú)線通信，或是用于更高級(jí)助聽(tīng)器型號(hào)的可充電電池管理。雖然某些簡(jiǎn)單系統(tǒng)設(shè)計(jì)僅需簡(jiǎn)單的DSP及存儲(chǔ)器IC，其他設(shè)計(jì)則要求6個(gè)或7個(gè)IC(包括無(wú)線控制器、模擬前端、電源穩(wěn)壓器等)，再加上分立元件(如電容、電路保護(hù)元件)，用以配合更多功能。

此電路有必要在提供的聲音質(zhì)量和運(yùn)算能力方面實(shí)現(xiàn)高水平?？紤]到較小的電池尺寸及所要求的電池使用時(shí)間，設(shè)計(jì)必須將能耗降至最低。此外，必須考慮物理尺寸。通常情況下會(huì)在硬件平臺(tái)中的功能性與其占用的空間之間做出折衷取舍。

DSP架構(gòu)

助聽(tīng)器工程師在選擇應(yīng)由哪種DSP架構(gòu)構(gòu)成其硬件平臺(tái)的方面擁有多種選擇。在選擇范圍的一端，是通用開(kāi)放可編程設(shè)計(jì)架構(gòu)。此類架構(gòu)允許修改或更新信號(hào)處理算法。它適應(yīng)多種可能的信號(hào)處理算法，因而將設(shè)計(jì)靈活性增至最高。但在靈活性方面也存在代價(jià)，可能使裸片尺寸更大，隨之導(dǎo)致能耗更高?？紤]到當(dāng)代助聽(tīng)器對(duì)低能耗及小尺寸的要求，通用開(kāi)放可編程設(shè)計(jì)架構(gòu)就不太適合了。

在選擇范圍的另一端，是封閉式平臺(tái)架構(gòu)(通常稱作固定功能)，其中信號(hào)處理被硬件連線至半導(dǎo)體結(jié)構(gòu)中。此選擇同時(shí)符合功率預(yù)算及電路板尺寸要求，但提供的設(shè)計(jì)靈活性不夠。此選擇雖然可以調(diào)節(jié)某些參數(shù)，但I(xiàn)C的基礎(chǔ)功能無(wú)法更改，除非進(jìn)行成本高昂且耗時(shí)的重新設(shè)計(jì)工作。在這兩個(gè)極端之間，存在半可編程架構(gòu)，這些架構(gòu)致力于克服封閉平臺(tái)的固有不足，能夠提供一定程度的可編程能力。在此架構(gòu)中，主信號(hào)處理功能被硬連線在邏輯模塊中，但可編程DSP器件能夠以軟件實(shí)現(xiàn)額外功能，而無(wú)須芯片設(shè)計(jì)返工(re-spin)。但如果硬連線模塊必須進(jìn)行大幅修改，或是可編程處理器無(wú)法適應(yīng)常規(guī)算法概念，那就需要新的芯片了。雖然靈活性增高了，但使用半可編程DSP仍存在能效受損的風(fēng)險(xiǎn)。

另一種架構(gòu)方法是應(yīng)用專用開(kāi)放可編程平臺(tái)。此類平臺(tái)針對(duì)極特定應(yīng)用(如助聽(tīng)裝置用數(shù)字音頻處理)之信號(hào)處理需求而設(shè)計(jì)及優(yōu)化，同時(shí)還提供通用架構(gòu)之軟件靈活性。雖然此類架構(gòu)的能效不如封閉式架構(gòu)高，但通過(guò)良好構(gòu)思的芯片設(shè)計(jì)及恰當(dāng)?shù)墓に噹缀纬叽?，可以將此效?yīng)降至最低。

半導(dǎo)體工藝

能耗、裸片尺寸及系統(tǒng)性能皆受使用的工藝節(jié)點(diǎn)影響。針對(duì)更小、更快、更廉價(jià)、更可靠及更低能耗IC的需求，已經(jīng)推動(dòng)了更精微的半導(dǎo)體幾何尺寸的開(kāi)發(fā)。日趨復(fù)雜的助聽(tīng)器信號(hào)處理算法也在推動(dòng)針對(duì)更強(qiáng)運(yùn)算資源的需求。轉(zhuǎn)向更小工藝幾何尺寸可以滿足此需求，同時(shí)還幫助應(yīng)對(duì)此類具有嚴(yán)格能耗及尺寸限制的應(yīng)用。

但是，工程師需要注意以下幾個(gè)細(xì)節(jié)問(wèn)題。首先，在較小的工藝節(jié)點(diǎn)時(shí)，設(shè)計(jì)及制造復(fù)雜程度大幅升高。有一些與布線相關(guān)的嚴(yán)格設(shè)計(jì)規(guī)則必須遵循，而且隨著節(jié)點(diǎn)變得更小，規(guī)則數(shù)量逐漸增多。其次，必須將設(shè)計(jì)、驗(yàn)證、布線、光罩組(maskset)及設(shè)計(jì)工具所需要的財(cái)務(wù)投資考慮在內(nèi)。最小工藝節(jié)點(diǎn)的這些成本大幅升高，使最新半導(dǎo)體幾何尺寸僅適用于批量極大的應(yīng)用。

芯片級(jí)集成

至關(guān)重要的是審慎考慮什么功能組件應(yīng)當(dāng)被集成到相同半導(dǎo)體裸片上。當(dāng)進(jìn)行設(shè)計(jì)劃分決策時(shí)，靈活性是一項(xiàng)關(guān)鍵因素。如果功能模塊被集成到單個(gè)裸片上，那就失去了單獨(dú)改變這些模塊的能力;當(dāng)需要修改時(shí)，就必須修改整個(gè)芯片，既耗時(shí)又耗財(cái)。

在多內(nèi)核架構(gòu)中采用標(biāo)準(zhǔn)處理器

許多面臨提升性能及降低能耗挑戰(zhàn)的工程師正轉(zhuǎn)向基于多處理器內(nèi)核的助聽(tīng)器平臺(tái)。多內(nèi)核表示不同運(yùn)算單元可以同時(shí)執(zhí)行多個(gè)指令，因而可提升總體速度。通過(guò)獲得的運(yùn)算能力提升，有可能支持以新的聽(tīng)力學(xué)概念為基礎(chǔ)的更先進(jìn)算法。它還推動(dòng)在平臺(tái)中引入無(wú)線功能，用于助聽(tīng)器、遙控器、連接及其他電子設(shè)備之間的數(shù)據(jù)傳輸。常常會(huì)有的一項(xiàng)錯(cuò)誤認(rèn)知是標(biāo)準(zhǔn)處理器內(nèi)核在應(yīng)用于助聽(tīng)器方面太過(guò)于低效。這主要是因?yàn)橹?tīng)器應(yīng)用嚴(yán)格的功率耗散要求，已經(jīng)導(dǎo)致定制設(shè)計(jì)的內(nèi)核幾乎被獨(dú)家使用。雖然專有內(nèi)核擁有尺寸及能效方面的優(yōu)勢(shì)，但隨著業(yè)界轉(zhuǎn)向更深亞微米(deeper sub-micron)技術(shù)，這些優(yōu)勢(shì)已經(jīng)變得不那么明顯了。提供可編程設(shè)計(jì)靈活性的標(biāo)準(zhǔn)內(nèi)核已經(jīng)演進(jìn)到：它們可以與專用內(nèi)核一起用于某些處理任務(wù)，如運(yùn)行專有無(wú)線基帶功能以優(yōu)化能耗。

無(wú)線技術(shù)

拾音線圈(teleciol)或調(diào)頻(FM)系統(tǒng)等類型的模擬無(wú)線技術(shù)在助聽(tīng)器中的應(yīng)用已達(dá)數(shù)十年。近年來(lái)，近場(chǎng)磁感應(yīng)(NFMI)及射頻(RF)技術(shù)已經(jīng)引入助聽(tīng)器領(lǐng)域。NFMI使數(shù)據(jù)能在一個(gè)耳朵與另一個(gè)耳朵之間交換，用于雙耳處理。這能增強(qiáng)語(yǔ)音清晰度，幫助使用者確定聲音來(lái)源。NFMI的有效作用距離是1m，故采用此技術(shù)的助聽(tīng)器也必須使用中間繼電器裝置(通常戴在使用者的脖子上)，從而可以在更遠(yuǎn)距離內(nèi)通信。通常情況下，藍(lán)牙技術(shù)會(huì)用于繼電器與藍(lán)牙兼容型音頻源之間的通信鏈路。

最新的助聽(tīng)裝置使用RF技術(shù)，使數(shù)據(jù)傳輸范圍達(dá)9m，省去了繼電器。

高集成度的系統(tǒng)級(jí)芯片(SoC)方案Ezairo 7100

助聽(tīng)器設(shè)計(jì)人員在不斷變化發(fā)展且技術(shù)持續(xù)進(jìn)步的市場(chǎng)尋求有效的硬件平臺(tái)時(shí)，有許多需要關(guān)注的領(lǐng)域。隨著新趨勢(shì)的出現(xiàn)，以及始終存在潛在的不確定性，設(shè)計(jì)靈活性至關(guān)重要。因此，芯片供應(yīng)商必須提供適合的產(chǎn)品。為了應(yīng)對(duì)此趨勢(shì)，安森美半導(dǎo)體已經(jīng)開(kāi)發(fā)出Ezairo 7100(圖)。這是高集成度的系統(tǒng)級(jí)芯片(SoC)方案，包含4核24位開(kāi)放可編程DSP，使制造商有條件開(kāi)發(fā)自己的獨(dú)特算法。此器件的能耗低于0.7mA，支持10.24MHz時(shí)鐘度;而時(shí)鐘降頻(clockthrottling)擴(kuò)充了其運(yùn)算能力。集成的無(wú)線控制器(兼容于NFMI及RF技術(shù))可支持更高能效的數(shù)據(jù)傳輸。

圖：安森美半導(dǎo)體Ezairo 7110框圖。