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[導(dǎo)讀]0 引 言 美國國家半導(dǎo)體公司的超高速ADC-ADC08D1000是一款高性能的模/數(shù)轉(zhuǎn)換芯片。它具有雙通道結(jié)構(gòu),每個通道的最大采樣率可達(dá)到1.6 GHz,并能達(dá)到8位的分辨率;采用雙通道“互插”模式時,采樣速率可達(dá)2 GS

0 引 言
    美國國家半導(dǎo)體公司的超高速ADC-ADC08D1000是一款高性能的模/數(shù)轉(zhuǎn)換芯片。它具有雙通道結(jié)構(gòu),每個通道的最大采樣率可達(dá)到1.6 GHz,并能達(dá)到8位的分辨率;采用雙通道“互插”模式時,采樣速率可達(dá)2 GSPS;采用128腳LQFP封裝,1.9 V單電源供電;具有自校準(zhǔn)功能,可通過普通方式或擴(kuò)展方式對其進(jìn)行控制;可工作在SDR,DDR等多種模式下。下面對該芯片進(jìn)行詳細(xì)介紹。

1 ADC08D1000的結(jié)構(gòu)和管腳說明
1.1 ADC08D1000的結(jié)構(gòu)
    ADC08D1000的結(jié)構(gòu)如圖1所示,主通道由輸入多路模擬開關(guān)、采樣保持電路、8位ADC和1:2分離器/鎖存器組成。它共有兩路相同的通道??刂七壿嬘善胀ǚ绞交驍U(kuò)展方式進(jìn)行配置,對整個芯片進(jìn)行控制。

1.2 ADC08D1000的管腳說明
    ADC08D500采用128腳LQFP封裝,管腳圖見圖2。

    其關(guān)鍵管腳說明如下:
    (1)OUTV/SCLK:輸出電壓幅度/串行接口時鐘。高電平時,DCLK和數(shù)據(jù)信號為普通差分幅度;接地時,差分幅度會降低,從而減少功耗。當(dāng)擴(kuò)展控制模式開啟時,此腳為串行時鐘腳。
    (2)OUTEDGE/DDR/SDATA:DCLK時鐘沿選擇/DDR功能選擇/串行數(shù)據(jù)輸入。當(dāng)此腳連接到1/2 VA或者懸空時,進(jìn)入DDR模式。擴(kuò)展控制模式時,這個腳作為SDATA輸入。
    (3)DCLK_RST:DCLK的復(fù)位。一個正脈沖可以復(fù)位和同步多片ADC中的DCLK輸出。
    (4)PD/PDQ:低功耗模式管腳。邏輯高電平加在此腳會使芯片進(jìn)入休眠狀態(tài),當(dāng)邏輯高電平加在PDQ上只會使Q通道ADC進(jìn)入休眠狀態(tài)。
    (5)CAL:校準(zhǔn)過程初始化引腳。
    (6)FSR/ECE:全量程選擇以及擴(kuò)展控制模式選擇,在非擴(kuò)展控制模式,邏輯低電平會把全量程差分輸入范圍(峰峰值)設(shè)置為650 mV;邏輯高電平會把全量程差分輸入范圍(峰峰值)設(shè)置為870 mV。當(dāng)此腳連接到1/2VA或者懸空時,進(jìn)入擴(kuò)展控制模式。
    (7)CLK+/CLK-:ADC的LVDS時鐘輸入。這個差分時鐘信號必須是交流耦合的。輸入信號將在CLK+的下降沿被采樣。
    (8)VINI+/VINI-/VINQ+/VINQ-:ADC的模擬輸入腳。
    (9)CalRun:校準(zhǔn)運(yùn)行指示。高電平有效。
    (10)DI/DQ/DId/DQd:I通道和Q通道的LVDS數(shù)據(jù)輸出。
    (11)OR+/OR-:輸入溢出指示。
    (12)DCLK+/DCLK-:差分時鐘輸出,用于將輸出數(shù)據(jù)鎖存。延遲和非延遲輸出數(shù)據(jù)與此信號同步。當(dāng)工作在SDR模式時,這個信號的速率為1/2輸入時鐘速率;當(dāng)工作在DDR模式時,這個信號為1/4輸入時鐘速率。

2 ADC08D1000的功能描述
2.1 自校準(zhǔn)
    自校準(zhǔn)在上電后運(yùn)行,也可以由用戶引發(fā)。在量程轉(zhuǎn)換或溫度有較大變化時需要運(yùn)行自校準(zhǔn),建議在上電20 s后進(jìn)行。在休眠模式時,不能進(jìn)行自校準(zhǔn)。
    正常操作下,上電或用戶觸發(fā)都能引發(fā)自校準(zhǔn)。用戶觸發(fā)時,使CAL為至少10個周期的低電平加上至少10個周期高電平,自校準(zhǔn)的運(yùn)行時間大概為140 000個時鐘周期,注意在上電時保持CAL為高可以阻止自校準(zhǔn)的發(fā)生。自校準(zhǔn)運(yùn)行時,CALRUN為高。自校準(zhǔn)時,CALDLY不能懸空。
2.2 采樣
    數(shù)據(jù)在CLK+的下降沿被采得,13個周期后在DI/DQ得到,14個周期后在DId/DQd得到,還要加上一個小的延時,只要CLK給出,就開始采樣。
2.3 控制模式
    一些基本的控制都能通過普通模式來設(shè)置,比如自校準(zhǔn)、休眠模式和量程設(shè)置等。ADC08D500還提供擴(kuò)展控制模式,借助串行接口來配置芯片內(nèi)部的寄存器,擴(kuò)展控制模式不能動態(tài)地選擇。使用擴(kuò)展模式時,引腳控制被忽略??刂颇J酵ㄟ^14腳(ECE)來選擇。
2.4 時鐘
    CLK必須為交流耦合的差分時鐘。DCLK用來送給外部器件來鎖存數(shù)據(jù),可以選擇采樣方式(SDS/DES)和數(shù)據(jù)輸出方式(SDR/DDR)。
    (1)DES雙邊沿采樣。雙邊沿采樣時,用雙通道對同一個輸入信號采樣,一個在上升沿采樣,另一個在下降沿采樣,因此相當(dāng)于兩倍的采樣率。在這種模式下,輸出的并行4 B數(shù)據(jù),按時間先后順序為DQd,DId,DQ,DI。普通控制模式時,只能對I路進(jìn)行雙邊沿采樣,擴(kuò)展控制模式時,可以選擇I路或Q路。
    (2)輸出邊沿設(shè)置。在SDR模式下,通過設(shè)置OutEdge(Pin14)來選擇輸出數(shù)據(jù)在上升沿還是下降沿鎖存,高電平為上升沿,低電平為下降沿。
    (3)DDR。可以通過對4腳進(jìn)行設(shè)置來選擇輸出方式,高電平為SDR上邊沿鎖存,低電平為SDR下邊沿鎖存,懸空為DDR。SDR時DCLK頻率與數(shù)據(jù)輸出率一致,DDR時DCLK頻率為數(shù)據(jù)輸出率的一半。

3 ADC08D1000的控制
3.1 普通控制
    普通控制方式主要是對對應(yīng)管腳的電平設(shè)置,主要有CAL,CALDLY,F(xiàn)SR,OUTEDGE,OUTV,PD和PDQ等方式。以雙邊沿采樣、650 mV(峰峰值)、低邊沿SDR非低功耗模式為例,用VHDL語言對其進(jìn)行配置。為了保證采樣精度,考慮到實(shí)際應(yīng)用中的發(fā)熱及環(huán)境變化等因素,采用初始化延時的方法,利用芯片本身的自校準(zhǔn)功能予以解決,普通模式下的程序如下:


3.2 擴(kuò)展控制
3.2.1 控制字格式
    當(dāng)FSR/ECE腳連接到1/2 VA或者懸空時,進(jìn)入擴(kuò)展控制模式。擴(kuò)展控制接口包括3個管腳:SCLK,SDATA,SCS,用來配置8個只寫寄存器。
    SCS:當(dāng)寫一個寄存器時,此腳應(yīng)置低。
    SCLK:最大為100 MHz,在上升沿寫數(shù)據(jù)。
    SDATA:寫每個寄存器需要32位數(shù)據(jù),包括頭、地址和寄存器值。從最高位開始移入,格式為000000000001(頭12位)+4位地址+16位數(shù)據(jù)。地址和值的含義請見寄存器描述部分。寫各寄存器時不用間斷,可以在第33個脈沖時繼續(xù)寫下一個寄存器。串行接口時序見圖3。

3.2.2 寄存器描述
    用于擴(kuò)展控制的寄存器共有8個,分別描述如下:
    (1)配置寄存器(地址1h)
    位15:必須為“1”。
    位14:必須為“0”。
    位13:必須為“1”。
    位12:DCS,占空比穩(wěn)定器。當(dāng)該位置“1”時,一種占空比穩(wěn)定電路應(yīng)用到CLK上,使輸入時鐘更穩(wěn)定。默認(rèn)為“1”。
    位11:DCP,DDR時鐘相位。此位只有在DDR模式下才有效。當(dāng)本位為“0”時,DCLK的邊沿與數(shù)據(jù)的邊沿同相;當(dāng)本位為“1”時,DCLK的邊沿與數(shù)據(jù)的邊沿同差180°(在數(shù)據(jù)的中間),默認(rèn)為“O”。
    位10:Nde,DDR使能。當(dāng)此位為“0”時,為DDR模式。此時輸出數(shù)據(jù)在DCLK的上升沿和下降沿輸出。當(dāng)此位為“1”時,為SDR模式,默認(rèn)為“0”。
    位9:OV,輸出電壓。此位決定LVDS輸出電壓(峰峰值)的幅度,置“1”時,為600 mV,置“0”時,為450 mV,默認(rèn)為“1”。
    位8:OE,輸出邊沿。此位決定在SDR模式下數(shù)據(jù)的輸出邊沿。置“1”時,輸出數(shù)據(jù)在DCLK+的上升沿變化;置“0”時,輸出數(shù)據(jù)在DCLK+的下降沿變化;
    默認(rèn)為“0”。
    位7:0,必須為“1”。
    (2)I通道偏置(地址2h)
    位15:8,偏置值:I通道的輸入偏置值;00h為0偏置,F(xiàn)F為45 mV;步進(jìn)為0.176 mV;默認(rèn)為00h位7:符號位?!?”為正偏置,“1”為負(fù)偏置,默認(rèn)為“0”。
    位6:0,必須為“1”。
    (3)I通道滿量程電壓調(diào)整(地址3h)
    位15:7,滿量程電壓調(diào)整值,滿量程電壓隨此值(峰峰值)單調(diào)線性變化。
    0000 0000 0 560 mV
    1000 0000 0 700 mV
    1111 1111 1 840 mV
    默認(rèn)值為1000 0000 0;
    位6:0,必須為“1”。
    (4)Q通道偏置(地址Ah)
    與I通道偏置定義相同。
    (5)Q通道滿量程電壓調(diào)整(地址Bh)
    與I通道滿量程電壓調(diào)整定義相同。
    (6)DES使能(地址Dh)
    位15:DES使能:置“1”配置雙邊沿采樣模式。置“0”配置單邊沿采樣模式。默認(rèn)為“0”。
    位14:自動時鐘相位控制。置“1”時打開自動時鐘相位控制,此時,DES粗調(diào)和微調(diào)失效。一個相位檢測電路被用來保證I路和Q路的采樣邊沿相差180°。置“O”時關(guān)閉自動時鐘相位控制,I路和Q路的采樣邊沿相位差由DES粗調(diào)和微調(diào)值來設(shè)定,默認(rèn)為“0”。
    位13:0,必須為“1”。
    (7)DES粗調(diào)(地址Eh)
    位15:輸入選擇,置“0”時I路用于雙邊沿采樣,置“1”時Q路用于雙邊沿采樣。默認(rèn)為“0”。
    位14:調(diào)整方向選擇,置“0”時,I路滯后于Q路;
    置“1”時,Q路滯后于I路。默認(rèn)為“0”。
    位13:11:粗調(diào)幅度,步進(jìn)為20 ps。默認(rèn)為“000”。
    位10:0:必須為“1”。
    (8)DES微調(diào)(地址Fh)
    位15:7,微調(diào)幅度。步進(jìn)為0.1 ps。默認(rèn)為00h。
    位6:0,必須為“1”。
    以雙邊沿采樣、650 mV(峰峰值)、低邊沿SDR非低功耗模式為例,用VHDL語言配置如下:

5 結(jié) 語
    ADC08D1000在滿足超高速采樣的情況下各種性能都有很好的表現(xiàn)。采樣精度高,出錯概率小,功耗較低,正常運(yùn)行下功耗不超過1.6 W,低功耗模式下不超過20 mW。工作模式靈活,可以根據(jù)需要配置成多種工作方式。在衛(wèi)星機(jī)頂盒、測量儀器、射頻采樣等中高端的各種需要高速采樣的場合值得推薦使用。

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