集成鎖相環(huán)芯片Si4133的原理及應(yīng)用

頻率合成技術(shù)是近代射頻微波系統(tǒng)的主要信號(hào)源。目前廣泛采用的是數(shù)字式頻率合成器，一般由晶體振蕩器、分頻器、鑒相器、濾波器和VCO(壓控振蕩器)等組成，將晶體振蕩器輸出的頻率信號(hào)分頻得到標(biāo)準(zhǔn)頻率信號(hào)，然后與VCO輸出的頻率信號(hào)在鑒相器中進(jìn)行相位比較，并產(chǎn)生環(huán)路鎖定控制電壓，該電壓通過(guò)濾波器加到VCO上，便可對(duì)VCO輸出的信號(hào)進(jìn)行控制和校正，直到環(huán)路被鎖定為止。

1 鎖相環(huán)頻率合成芯片及工作原理

Si4133為數(shù)字鎖相式頻率合成器芯片的基本模塊框圖如圖1所示。它包含3路PLL(鎖相環(huán)路)。每路PLL由PD(相位檢測(cè)器)、LF(環(huán)路濾波器)、VCO和可編程分頻器構(gòu)成。

以1路PLL為例，簡(jiǎn)要介紹該芯片工作原理。參考頻率fin從XIN腳輸人，通過(guò)放大器、R分頻器后，得到頻率fin／R；同時(shí)，這路VCO的輸出頻率fout經(jīng)過(guò)一個(gè)N分頻器后，得到頻率fout／N；2個(gè)頻率輸人到PD進(jìn)行相位比較，產(chǎn)生誤差控制電壓，該誤差電壓經(jīng)過(guò)LF可得一誤差信號(hào)的直流分量作為VCO的輸入，用于調(diào)整VCO的輸出信號(hào)頻率，使VCO分頻后的信號(hào)頻率fout／N向fin／R近于相等，直至最后兩者頻率相等而相位同步實(shí)現(xiàn)鎖定。環(huán)路鎖定時(shí)，PD的輸人頻差為0，即fin／R=fout／N，fout=Nfin／R，可以通過(guò)改變輸出信號(hào)的分頻系數(shù)N和參考信號(hào)的分頻系數(shù)R來(lái)改變輸出信號(hào)的頻率。

該芯片3路PLL的VCO的中心頻率由外部電感決定，PLL可在VCO中心頻率±5％范圍內(nèi)調(diào)節(jié)輸出頻率。

3路PLL中2路用來(lái)進(jìn)行射頻輸出；這2路射頻PLL是時(shí)分復(fù)用的，即在一個(gè)給定時(shí)間內(nèi)只有1路PLL起作用。每路射頻PLL工作時(shí)，其射頻輸出頻率可在VCO的中心頻率內(nèi)調(diào)節(jié)，所以通過(guò)給相應(yīng)的N分頻器進(jìn)行簡(jiǎn)單編程就可達(dá)到對(duì)射頻輸出進(jìn)行控制，從而工作在2個(gè)獨(dú)立的頻段。2個(gè)射頻VCO中心頻率最優(yōu)化設(shè)置分別在947 MHz和1.72 GHz之間以及在789 MHz和1.429 GHz之間。

3路PLL中另一路用來(lái)進(jìn)行中頻頻率合成，該電路的VCO的中心頻率可通過(guò)接在IFLA和IFLB引腳的外部電感來(lái)調(diào)整。PLL中頻輸出頻率可在VCO中心頻率的±5％內(nèi)調(diào)節(jié)。電感數(shù)值不精確可通過(guò)Si4133的自動(dòng)調(diào)節(jié)算法進(jìn)行補(bǔ)償。中頻VCO的中心頻率可以在526 MHz和952 MHz之間調(diào)節(jié)。如果需要，可以通過(guò)分頻降低IF的輸出頻率。

另外，芯片使用串口編程控制，外圍電路非常簡(jiǎn)單，使用方便。

2 頻率源設(shè)計(jì)與應(yīng)用實(shí)例

2.1 頻率源電路設(shè)計(jì)

以Si4133為核心的頻率源電路原理如圖2所示，該電路可產(chǎn)生900 MHz的RF(射頻)信號(hào)和550 MHz的IF(中頻)信號(hào)。

在制作中采用12 MHz高穩(wěn)定有源晶體振蕩器作為基準(zhǔn)頻率源。射頻輸出信號(hào)須通過(guò)電容器交流耦合到負(fù)載。中頻輸出引腳也必須通過(guò)一個(gè)電容器交流耦合到它的負(fù)載。射頻1通道的外部電感的范圍是0～4.6nH；射頻2通道的外部電感的范圍是0.3 nH～6.2 nH；中頻的外部電感范圍是2.2 nH～12.0 nH。選擇電感時(shí)要考慮封裝內(nèi)部的電感根據(jù)諧振頻率f= 計(jì)算。

2.2 VCO中心頻率的設(shè)置

中心頻率決定于與各自VCO相連的外部電感值?？紤]到外部電感值有±10％的偏差，Si4133可通過(guò)自調(diào)節(jié)算法補(bǔ)償電感的誤差。因?yàn)殡姼兄禐閚H數(shù)量級(jí)，在確定電感值時(shí)須考慮封裝問(wèn)題。每個(gè)VCO的總電感Ltot是外部電感Lext與封裝電感Lpkg之和，與總電感并聯(lián)一個(gè)標(biāo)稱電容，如圖3所示。

中心頻率計(jì)算公式為：

2.3 串行接口的軟件控制

Si4133有16個(gè)22位的數(shù)據(jù)寄存器，寄存器0～寄存器8可編程，它們是：主設(shè)置寄存器、鑒相器增益寄存器、掉電寄存器、射頻1和射頻2的N分頻器寄存器、中頻的N分頻器寄存器、射頻1和射頻2的R分頻器寄存器、中頻的R分頻器寄存器。寄存器9～寄存器15為保留不寫。每個(gè)寄存器22位串行字包括18位數(shù)據(jù)碼和4位地址碼，通過(guò)串行通信寫寄存器，可以設(shè)置RF、IF頻率以及參考頻率的分頻系數(shù)，以得到最后需要的RF和IF頻率；同時(shí)，也可以控制PD的增益(又稱鑒相靈敏度)。通過(guò)設(shè)置PWDN引腳電平以及內(nèi)部相關(guān)寄存器，可以分別設(shè)置RF和IF的低功耗工作模式、選擇需要工作的電路。AUXOUT引腳可輸出頻率失鎖信號(hào)。VCO的增益和LF的增益是不可編程設(shè)置的。

3 測(cè)試結(jié)果

在成品電路測(cè)試中，設(shè)置基準(zhǔn)頻率源的鑒相頻率為200 kHz。測(cè)試中可明顯看出，在距中心頻率200 kHz處有雜散頻率。頻率源達(dá)到的性能指標(biāo)如下：900MHz時(shí)輸出功率為0.18 dBm，相位噪聲在10 kHz、50 kHz、100 kHz偏移時(shí)分別為-69 dBc／Hz、-85 dBc／Hz、-105 dBc／Hz，雜散抑制在200 kHz和400 kHz時(shí)偏移分別為-72 dBc和-79 dBc：1.4 cHz時(shí)輸出功率為0.22 dBm，相位噪聲在10 kHz、50 kHz、100 kHz時(shí)偏移時(shí)分別為-67 dBc／Hz、-84 dBc／Hz、-103 dBc／Hz，雜散抑制在200 kHz和400 kHz時(shí)偏移分別為-70 dBc和-74 dBc；同樣，在中頻550 MHz時(shí)也有很好的性能。該頻率源相位噪聲低，雜散抑制很好，輸出頻率帶寬較大。

在進(jìn)行PLL頻率合成器設(shè)計(jì)時(shí)要考慮使相位噪聲達(dá)到電路指標(biāo)，消除相位噪聲帶來(lái)的影響。一般，環(huán)路的帶內(nèi)相位噪聲由鑒相器、分頻器和晶振的噪聲決定，而帶外相位噪聲主要由VCO決定。對(duì)于晶振參考源、M分頻器、鑒相器、N分頻器的相位噪聲，其傳遞函數(shù)為低通形式，而對(duì)VCO而言，其相位噪聲的傳遞函數(shù)為高通形式。所以，總的輸出相位噪聲就是噪聲源相位噪聲與它們各自的傳遞函數(shù)乘積的疊加，另外，需要考慮環(huán)路帶寬對(duì)環(huán)路帶內(nèi)噪聲的影響很大，若環(huán)路帶寬過(guò)窄，VCO的帶內(nèi)噪聲將不可忽略。但如果選得過(guò)寬，就會(huì)引起帶外噪聲的惡化。

4 結(jié)束語(yǔ)

以Si4133頻率合成器芯片為核心的頻率源設(shè)計(jì)簡(jiǎn)單，輸出頻率值可由軟件進(jìn)行控制，非常方便，且相位噪聲低，雜散低，各項(xiàng)指標(biāo)能達(dá)到設(shè)計(jì)目標(biāo)要求。