FPGA的架構使得許多算法得以實現，較之采用四核CPU或通用圖形處理器(GPGPU)，這些算法的持續(xù)性能更接近器件的峰值性能。隨著對芯片、算法和庫基礎的集中改進，FPGA加速器的基準測試結果不斷提高。就算當前最大的FPGA所消耗的功率也不到30W，因此它們可應用于多種場合。在目前出現的幾大行業(yè)動態(tài)的共同作用下，FPGA實現的算法加速更加令人矚目。這些行業(yè)動態(tài)包括：
● 當前FPGA的容量已足夠容納更大的算法?，F在已經有可能將期權定價算法或1M點快速傅里葉變換放入FPGA。將算法從CPU中加載到FPGA的延遲時間小于算法加速所節(jié)省的時間。
● 單核CPU在功耗和冷卻問題上受到了限制。采用多核CPU的嘗試正在順利進行，但現有為單核編寫的軟件必須進行重寫，用以支持合理的性能擴展。
● FPGA協處理的主動式支持。在某些情況下，這些CPU接口(AMD公司的Torrenza Initiative與Intel公司面向FPGA廠商的注冊FSB與QPI)支持8 GB/s的速率，寫入等待時間低于140ns。
較之雙核、四核CPU或GPGPU，FPGA基準測試結果顯示了采用插槽式加速器的優(yōu)異的蒙特卡洛浮點結果（見表1）。
就結果而言，運行頻率為150～250 MHz之間的FPGA是如何做到優(yōu)于運行頻率為2～3 GHz的四核CPU或運行頻率為1.35 GHz的128核GPU的呢？正如蒙特卡洛布萊克-斯科爾算法所示，FPGA架構具有獨特的性能，這是產生這一優(yōu)異結果的原因之一。
FPGA架構特征
靈活的FPGA可根據需要進行編程和重新編程。一個典型的FPGA包括一個邏輯塊陣列、內存塊和DSP塊，它們周邊環(huán)繞著可由軟件進行配置的可編程式互連結構（如圖1所示）。該架構確保下列特征的實現。
● 功能并行：功能的多次重復
● 數據并行：處理數據陣列或數據矩陣
● 流水化的自定義指令：每個時鐘周期輸出流數據的一個結果
● 超大的主緩沖帶寬與規(guī)模：GPGPU的3～10倍
● 靈活的數據通路布線：巨型交叉連通在一個時鐘周期內完成數據傳輸
● 功能和數據流的串聯：均在一個時鐘周期內完成
● 定制片外I/O：所需的協議、帶寬和延遲
● 可擴展的路徑圖：更大的陣列具有充足的空間支持供電與冷卻
顯然，FPGA在并行化與流水化方面存在相當大的優(yōu)勢，同時與GPGPU相比，FPGA在主緩存與帶寬方面也存在優(yōu)勢。在FPGA中，邏輯資源周圍是存儲器塊。XDI模塊具有一塊帶寬為3.8TB/s的3.3MB主緩存，這是nVidia 8800 GTX型GPGPU上主緩存(支持流處理器)的5～10倍。
FPGA的優(yōu)勢還在于，可以利用裕量連接帶寬來靈活構建直達各邏輯塊的數據通道和存儲器訪問通路。圖1所示的可編程互連結構提供了大量的布線帶寬。模塊與電路板可根據FPGA輸出帶寬、存儲器大小及延遲的需要進行設計，I/O端口可由用戶自定義。
圖1 FPGA的架構
最后，FPGA架構還擁有一個優(yōu)勢，它可擴展為更大型的邏輯塊、存儲器塊與DSP塊的陣列。邏輯與主緩存的大小是一起擴展的。現有最大的FPGA峰值功耗為30W，其FPGA架構有很多空間，可以在不超過現有數據中心功率和冷卻限制的前提下，擴展為新的處理構型。
盡管FPGA架構具有許多出眾的性能，一些性能必須共同發(fā)揮作用，才能提供優(yōu)于CPU協處理的解決方案。
芯片與算法基礎
大部分雙精度浮點算法的加法與乘法操作比例大約為1:1。在FPGA中，加法運算使用邏輯資源，乘法運算使用DSP塊，因此FPGA的邏輯資源與DSP塊的比例必須均衡。FPGA的另一個特點是其可編程功率技術，該技術可針對所有邏輯塊、DSP塊與存儲器塊進行編程，根據設計的時序要求將其設定為高功耗或低功耗模式。
浮點運算核已經改進，可運行于更高的時鐘速率，使用更少的DSP塊和更少的邏輯資源。采用浮點編譯器可減少不同浮點運算核之間用于連接64位數據通路的邏輯資源。
在一次浮點運算結束時，合并對浮點運算進行規(guī)格化處理(定點格式轉換至浮點格式)的步驟，可以顯著減少對后續(xù)浮點運算輸入的去規(guī)格化處理(浮點格式轉換為定點格式)。浮點運算的數學表達式的整個數據通路可熔接在一起，這會最多減少40%的邏輯資源并使時鐘速率略有提高。
浮點運算的正確組合十分重要。如果算法有許多超越運算(求指數、求對數等)，FPGA可配置所需要的數目。在GPGPU設計中，會增加一些硬模塊實現上述函數，但比例比單精度浮點邏輯少得多。使用算法技巧、抽象硬件細節(jié)及針對個別FPGA資源的優(yōu)化都需要函數庫。
基于芯片、算法與庫基礎，圖2的系統級解決方案涉及到了工具鏈、模塊/板級設計、CPU接口以及采用合作公司專門技術的由CPU至基于FPGA的加速器的數據傳輸。
圖2 FPGA加速系統級解決方案的基礎
使持續(xù)性能接近峰值
對于可并行化或流水化的任務，相對于峰值性能而言，FPGA經常能夠大大提高持續(xù)性能，并可利用各器件資源。以一個蒙特卡洛布萊克-斯科爾斯基準測試程序為例，它可建立一條運行頻率為150MHz的等式流水線。
在每個時鐘周期，FPGA通過梅森素數旋轉核產生的隨機數被輸入(接入)“定制指令”，每個時鐘周期產生一個結果。12條“定制指令”與模塊的兩片FPGA匹配，利用雙精度浮點邏輯輸出12×150M=1.8G結果/秒。通過額外倍頻，可預期實現性能為上述性能的兩倍。
對比不同架構的浮點能力持續(xù)性能與峰值性能十分有趣。表2給出了四種可能解決方案的單精度浮點峰值性能。由于布萊克-斯科爾斯公式需要常規(guī)加法與乘法函數以外更多的函數(指數、平方根等)，布萊克-斯科爾斯結果的總GFLOPS未作統計。
表3給出了布萊克-斯科爾斯結果與峰值GFLOPS的比例，作為比較持續(xù)性能與峰值性能的一種相對衡量方法。相比峰值性能，FPGA達到了最佳持續(xù)性能。相比另外兩種加速器的單精度邏輯，FPGA的雙精度邏輯具有最優(yōu)原始性能以及最優(yōu)的“性能/瓦”參數。
對許多包含并行性或可流水化的算法而言，由于裕量連接帶寬可實現用戶自定義的數據通路，這樣，邏輯可在一個時鐘周期內訪問存儲器或訪問另一個邏輯塊的結果，從而使FPGA的持續(xù)性能可接近峰值性能。由于固定架構具備預先確定的用以實現不同功能的邏輯塊集合，所以可以為FPGA配置支持某種給定算法的最優(yōu)邏輯函數比例來實現器件資源的最佳利用。
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