[導讀]在現(xiàn)代電子系統(tǒng)設計中，由于可編程邏輯器件的卓越性能、靈活方便的可升級特性，而得到了廣泛的應用。由于大規(guī)模高密度可編程邏輯器件多采用SRAM工藝，要求每次上電，對FPGA器件進行重配置，這就使得可以通過監(jiān)視配置
在現(xiàn)代電子系統(tǒng)設計中，由于可編程邏輯器件的卓越性能、靈活方便的可升級特性，而得到了廣泛的應用。由于大規(guī)模高密度可編程邏輯器件多采用SRAM工藝，要求每次上電，對FPGA器件進行重配置，這就使得可以通過監(jiān)視配置的位數(shù)據(jù)流，進行克隆設計。因此，在關鍵、核心設備中，必須采用加密技術保護設計者的知識產權。
1 基于SRAM工藝FPGA的保密性問題
通常，采用SRAM工藝的FPGA芯片的的配置方法主要有三種：由計算機通過下載電纜配置、用專用配置芯片（如Altera公司的EPCX系列芯片）配置、采用存儲器加微控制器的方法配置。第一種方法適合調試設計時要用，第二種和第三種在實際產品中使用較多。第二種方法的優(yōu)點在于外圍電路非常簡單，體積較小，適用于不需要頻繁升級的產品；第三種方法的優(yōu)點在于成本較低，升級性能好。
以上幾種方法在系統(tǒng)加電時，都需要將配置的比特流數(shù)據(jù)按照確定的時序寫入SRAM工藝的FPGA。因此，采用一定的電路對配置FPGA的數(shù)據(jù)引腳進行采樣，即可得到配置數(shù)據(jù)流信息。利用記錄下來的配置數(shù)據(jù)可對另一塊FPGA芯片進行配置，就實現(xiàn)了對FPGA內部設計電路的克隆。典型的克隆方法見圖1。
2 對SRAM工藝FPGA進行有效加密的方法
由于SRAM工藝的FPGA上電時的配置數(shù)據(jù)是可以被復制的，因此單獨的一塊FPGA芯片是無法實現(xiàn)有效加密的。FPGA芯片供應商對位數(shù)據(jù)流的定義是不公開的，因此無法通過外部的配置數(shù)據(jù)流信息推測內部電路。也就是說，通過對FPGA配置引腳的數(shù)據(jù)進行采樣可得到配置信息。但也不能知道內部電路結構。如果在配置完成后使FPGA處于非工作狀態(tài)，利用另外一塊保密性較強的CPU產生密碼驗證信息與FPGA進行通信，僅在驗證成功的情況下使能FPGA正常工作，則能有效地對設計進行加密。具體電路結構見圖2。
系統(tǒng)加電時，由單片機對SRAM工藝的FPGA進行配置。配置完成時，F(xiàn)PGA內部功能塊的使能端為低，不能正常工作。此時，單片機判斷到配置完成后，將ASET信號置為高電平，使能FPGA內的偽碼發(fā)生電路工作；同時，單片機產生一個偽碼驗證信息，在FPGA中將兩路偽碼進行比較，兩者完全匹配時，F(xiàn)PGA內部電路正常工作，否則不能正常工作。加密電路主要利用了配置完成后處于空閑狀態(tài)的單片機和FPGA內部分邏輯單元，沒有增加硬件成本。
由上述討論可知，系統(tǒng)的加密能力主要由CPU的加密能力決定。這就要求CPU的加密算法要足夠復雜，使得對驗證信息的捕獲與識別足夠困難。最常見的加密算法就是產生兩個偽隨機序列發(fā)生器：一個位于SRAM工藝的FPGA內；另一個位于CPU內。當兩者匹配時，通過驗斑點。對PN碼有兩點要求：一方面，要求偽隨機序列的長度足夠長，使得要捕獲整個序列不太可能；另一方面，偽隨機序列的線性復雜度要足夠高，使推測偽隨機序列的結構不易實現(xiàn)。
通常采用的偽隨機碼發(fā)生器的反饋電路如圖3所示。實際中，可采用級數(shù)較高的線性反饋移位寄存器來產生偽隨機碼。如采用40級線性移位寄存器產生的最大序列的周期為2?40=10?12。若將所有偽隨機碼截獲并存儲，就需要1000Gb的存儲空間；若碼速率為50Kbps，捕獲時間將長達5555小時；當增加移位寄存器的級數(shù)時，所需的存儲空間和捕獲時間都會呈指數(shù)增長，以至于難以實現(xiàn)。采用較為簡單的線性反饋電路被推測出反饋結構的可能性較大，因此實際的系統(tǒng)中，除了級數(shù)要較多之外，往往通過對多個線性移位寄存器產生的偽碼進行特定運算產生長碼，以增加所產生偽碼的線性復雜度。
3 FPGA內的校驗工作電路
在此采用40級線性反饋移位寄存器來產生偽隨機碼，特征多項式為20000012000005（八進制表示）。其移位寄存器表示形式為：Bin=B23?XOR?B21XORB2XORB0，F(xiàn)PGA內工作電路見圖4。
在上電之后，單片機將圖4中的電路配置在FPGA中。配置完成后，單片機發(fā)送的ASET信號由低電平跳變?yōu)楦唠娖?，使得FPGA內的PN碼產生電路開始工作，并于CPU發(fā)送過來的PN碼進行比較。比較結果一致就使能USER_DESIGN模塊正常工作。其中PLL_BITSYS模塊用來發(fā)生VERIFY_PN的位同步時鐘，采用微分鎖相原理實現(xiàn)。各種參考資料都有較多介紹，在此不再詳述。
COMPARE_PN模塊完成對單片機發(fā)送的偽隨機碼和PNMA_PRODUCER模塊產生的偽隨機碼的比較：當兩路相同，輸出1，不同時輸出0；若兩路偽碼完全匹配，則恒定輸出1，使USER_DESIGN電路正常工作，否則，輸出為類似于偽碼的信號，使USER_DESIGN電路不能正常工作。
4 FPGA內的偽隨機碼產生電路
PNMA_PRODUCER模塊和來產生偽隨機碼 ，采用移位寄存器實現(xiàn)，具體電路見圖5。LPM_SHIFTREG為移位寄存器模塊。移位寄存器ASET端為異步置位端，高電平有效，即ASET為高時，將初值85置入移位寄存器內，LPMSHIFTREG模塊的“DIRECTION”設置為“RIGHT”即移位方向為右移。Q[39..0]表示40位移位寄存器的各個狀態(tài)，SHIFTIN為串行輸入，SHIFTIN為Q0、Q2、Q21、Q23四個狀態(tài)異或運算的結果。
系統(tǒng)加電時，單片機將ASET置為低電平，經過一個非門，變成高電平使移位寄存器處于置位狀態(tài)。在配置完成后，單片機將ASET信號置為高電平，經非門使移位寄存器正常工作。利用移位寄存器電路產生偽隨機碼的電路非常簡單，反饋邏輯也便于修改。
5 單片機驗證偽碼的程序
在位尋址區(qū)（20H～2FH）定義了字節(jié)變量WORD1、WORD2、WORD3、WORD4、WORD5，用來存儲移位寄存器的40個狀態(tài)。其中Q0對應WORD1.0，Q1對應WORD1.1……Q39對應WORD5.7。同時，在位尋址區(qū)定義了WORD6、WORD7、WORD8、WORD9，用來進行后面的反饋邏輯計算。單片機一上電，首先將ASET腳清零，同時，也將PNMA腳清零，將初值55H作為移位寄存器的初始狀態(tài)，接著完成FPGA的上電配置工作。配置完成后，單片機檢測來自FPGA的外部中斷CONFDONE。如果配置完成，CONFDONE為高電；否則，為低電平。在檢測到CONFDONE為高電平，即配置完成后，單片機將ASET腳置為1，使能FPGA內的偽碼發(fā)生電路工作，單片機產生偽隨機碼的流程。配置完成后，首先將Q0輸出到PNMA引腳，接著計算反饋邏輯輸入，將參與反饋運算的幾個狀態(tài)運算結果存在中間變量MID_VARY中。然后，對各個狀態(tài)進行右移，為了提高運算效率，使用了帶進位C的字節(jié)循環(huán)右移指令。移位完成后，將MID_VARY存入Q39，再將新的Q0輸出到PNMA引腳，程序循環(huán)執(zhí)行產生偽隨機碼。
單片機核心源程序如下：
CLR ASET；單片機上電后將ASET位清0
CLR PNMA
MOV WORD1，#55h
MOV WORD2，#0
MOV WORD3，#0
MOV WORD4，#0
MOV WORD5，#0；將55H作為移位寄存器的初值PEIZHI：
……；進行FPGA的配置工作
JB CONFDONE，PNPRODUCE；根據(jù)CONFDONE判斷配置是否完成
LJMP PEIZHI；否則繼續(xù)配置
PNPRODUCE：SETB ASET；配置完成后，將ASET腳置1
XMQLOOP：MOV C，Q0
MOV PNMA，C；將Q0輸出到PNMA引腳，作為PN碼
MOV C，Q0
MOV WORD6.0，C；用WORD6單元的0位來存Q0的狀態(tài)
MOV C，Q2
MOV WORD7.0，C；用WORD7單元的0位來存Q2的狀態(tài)
; MOV C，Q21
MOV WORD8.0，C；用WORD8單元的0位來存Q21的狀態(tài)
MOV C，Q23
MOV WORD9.0，C；用WORD9單元的0位來存Q23的狀態(tài)
MOV ACC，WORD6
XRL A，WORD7
XRL A，WORD8
XRL A，WORD9；通過異或指令，計算反饋邏輯
MOV C，ACC.0；反饋邏輯為Qin=Q0；
XOR Q2 XOR Q21 XOR Q23
MOV MID_VARY，C；將運算后的狀態(tài)存到MID_VARY中右移運算
MOV ACC，WORD1
RRC A；移位Q7～Q0
MOV WORD1，A；移位后，保存到WORD1單元中
MOV ACC，WORD2
RRC A；移位Q15～Q8
MOV WORD2，A；移位后，保存到WORD2單元中
MOV Q7，C；將Q8的值賦到Q7
MOV ACC，WORD3
RRC A；移位Q23～Q16
MOV WORD3，A；移位后，保存到WORD3單元中
MOV Q15，C；將Q16的值賦到Q15
MOV ACC，WORD4
RRC A；移位Q31～Q24
MOV WORD4，A；移位后，保存到WORD4單元中
MOV Q23，C；將Q24的值賦到Q23
MOV ACC，WORD5
RRC A；移位Q39～Q32
MOV WORD5，A；移位后，保存到WORD5單元中
MOV Q31，C；將Q32的值賦到Q31
MOV C，MID_VARY；將前面反
饋計算的值賦給Q39
MOV Q39，C
LJMP XMALOOP?。焕^續(xù)產生下一代PN碼元
6 其它加密方法介紹及比較
對SRAM工藝的FPGA進行加密，除了可以利用單片機實現(xiàn)外，還可以用E2PROM工藝的CPLD實現(xiàn)。與用單片機實現(xiàn)相比，利用CPLD的優(yōu)點在于可實現(xiàn)高速偽碼，但要在硬件電路中增加一塊CPLD芯片，使整個硬件電路復雜化，增加了成本。本文提供的加密方法考慮到配置完成后單片機處于空閑狀態(tài)，此時利用單片機進行加密，不需要增加任何電路成本，使得整個系統(tǒng)硬件結構十分簡潔。本文提出采用長偽隨機碼來實現(xiàn)加密。如果采用其它的算法產生驗證信息，并增加單片機與FPGA工作時信息實時交互，使得獲取驗證信息的難度足夠大，也可以達到類似的加密效果。
1 基于SRAM工藝FPGA的保密性問題
通常，采用SRAM工藝的FPGA芯片的的配置方法主要有三種：由計算機通過下載電纜配置、用專用配置芯片（如Altera公司的EPCX系列芯片）配置、采用存儲器加微控制器的方法配置。第一種方法適合調試設計時要用，第二種和第三種在實際產品中使用較多。第二種方法的優(yōu)點在于外圍電路非常簡單，體積較小，適用于不需要頻繁升級的產品；第三種方法的優(yōu)點在于成本較低，升級性能好。
以上幾種方法在系統(tǒng)加電時，都需要將配置的比特流數(shù)據(jù)按照確定的時序寫入SRAM工藝的FPGA。因此，采用一定的電路對配置FPGA的數(shù)據(jù)引腳進行采樣，即可得到配置數(shù)據(jù)流信息。利用記錄下來的配置數(shù)據(jù)可對另一塊FPGA芯片進行配置，就實現(xiàn)了對FPGA內部設計電路的克隆。典型的克隆方法見圖1。
2 對SRAM工藝FPGA進行有效加密的方法
由于SRAM工藝的FPGA上電時的配置數(shù)據(jù)是可以被復制的，因此單獨的一塊FPGA芯片是無法實現(xiàn)有效加密的。FPGA芯片供應商對位數(shù)據(jù)流的定義是不公開的，因此無法通過外部的配置數(shù)據(jù)流信息推測內部電路。也就是說，通過對FPGA配置引腳的數(shù)據(jù)進行采樣可得到配置信息。但也不能知道內部電路結構。如果在配置完成后使FPGA處于非工作狀態(tài)，利用另外一塊保密性較強的CPU產生密碼驗證信息與FPGA進行通信，僅在驗證成功的情況下使能FPGA正常工作，則能有效地對設計進行加密。具體電路結構見圖2。
系統(tǒng)加電時，由單片機對SRAM工藝的FPGA進行配置。配置完成時，F(xiàn)PGA內部功能塊的使能端為低，不能正常工作。此時，單片機判斷到配置完成后，將ASET信號置為高電平，使能FPGA內的偽碼發(fā)生電路工作；同時，單片機產生一個偽碼驗證信息，在FPGA中將兩路偽碼進行比較，兩者完全匹配時，F(xiàn)PGA內部電路正常工作，否則不能正常工作。加密電路主要利用了配置完成后處于空閑狀態(tài)的單片機和FPGA內部分邏輯單元，沒有增加硬件成本。
由上述討論可知，系統(tǒng)的加密能力主要由CPU的加密能力決定。這就要求CPU的加密算法要足夠復雜，使得對驗證信息的捕獲與識別足夠困難。最常見的加密算法就是產生兩個偽隨機序列發(fā)生器：一個位于SRAM工藝的FPGA內；另一個位于CPU內。當兩者匹配時，通過驗斑點。對PN碼有兩點要求：一方面，要求偽隨機序列的長度足夠長，使得要捕獲整個序列不太可能；另一方面，偽隨機序列的線性復雜度要足夠高，使推測偽隨機序列的結構不易實現(xiàn)。
通常采用的偽隨機碼發(fā)生器的反饋電路如圖3所示。實際中，可采用級數(shù)較高的線性反饋移位寄存器來產生偽隨機碼。如采用40級線性移位寄存器產生的最大序列的周期為2?40=10?12。若將所有偽隨機碼截獲并存儲，就需要1000Gb的存儲空間；若碼速率為50Kbps，捕獲時間將長達5555小時；當增加移位寄存器的級數(shù)時，所需的存儲空間和捕獲時間都會呈指數(shù)增長，以至于難以實現(xiàn)。采用較為簡單的線性反饋電路被推測出反饋結構的可能性較大，因此實際的系統(tǒng)中，除了級數(shù)要較多之外，往往通過對多個線性移位寄存器產生的偽碼進行特定運算產生長碼，以增加所產生偽碼的線性復雜度。
3 FPGA內的校驗工作電路
在此采用40級線性反饋移位寄存器來產生偽隨機碼，特征多項式為20000012000005（八進制表示）。其移位寄存器表示形式為：Bin=B23?XOR?B21XORB2XORB0，F(xiàn)PGA內工作電路見圖4。
在上電之后，單片機將圖4中的電路配置在FPGA中。配置完成后，單片機發(fā)送的ASET信號由低電平跳變?yōu)楦唠娖?，使得FPGA內的PN碼產生電路開始工作，并于CPU發(fā)送過來的PN碼進行比較。比較結果一致就使能USER_DESIGN模塊正常工作。其中PLL_BITSYS模塊用來發(fā)生VERIFY_PN的位同步時鐘，采用微分鎖相原理實現(xiàn)。各種參考資料都有較多介紹，在此不再詳述。
COMPARE_PN模塊完成對單片機發(fā)送的偽隨機碼和PNMA_PRODUCER模塊產生的偽隨機碼的比較：當兩路相同，輸出1，不同時輸出0；若兩路偽碼完全匹配，則恒定輸出1，使USER_DESIGN電路正常工作，否則，輸出為類似于偽碼的信號，使USER_DESIGN電路不能正常工作。
4 FPGA內的偽隨機碼產生電路
PNMA_PRODUCER模塊和來產生偽隨機碼 ，采用移位寄存器實現(xiàn)，具體電路見圖5。LPM_SHIFTREG為移位寄存器模塊。移位寄存器ASET端為異步置位端，高電平有效，即ASET為高時，將初值85置入移位寄存器內，LPMSHIFTREG模塊的“DIRECTION”設置為“RIGHT”即移位方向為右移。Q[39..0]表示40位移位寄存器的各個狀態(tài)，SHIFTIN為串行輸入，SHIFTIN為Q0、Q2、Q21、Q23四個狀態(tài)異或運算的結果。
系統(tǒng)加電時，單片機將ASET置為低電平，經過一個非門，變成高電平使移位寄存器處于置位狀態(tài)。在配置完成后，單片機將ASET信號置為高電平，經非門使移位寄存器正常工作。利用移位寄存器電路產生偽隨機碼的電路非常簡單，反饋邏輯也便于修改。
5 單片機驗證偽碼的程序
在位尋址區(qū)（20H～2FH）定義了字節(jié)變量WORD1、WORD2、WORD3、WORD4、WORD5，用來存儲移位寄存器的40個狀態(tài)。其中Q0對應WORD1.0，Q1對應WORD1.1……Q39對應WORD5.7。同時，在位尋址區(qū)定義了WORD6、WORD7、WORD8、WORD9，用來進行后面的反饋邏輯計算。單片機一上電，首先將ASET腳清零，同時，也將PNMA腳清零，將初值55H作為移位寄存器的初始狀態(tài)，接著完成FPGA的上電配置工作。配置完成后，單片機檢測來自FPGA的外部中斷CONFDONE。如果配置完成，CONFDONE為高電；否則，為低電平。在檢測到CONFDONE為高電平，即配置完成后，單片機將ASET腳置為1，使能FPGA內的偽碼發(fā)生電路工作，單片機產生偽隨機碼的流程。配置完成后，首先將Q0輸出到PNMA引腳，接著計算反饋邏輯輸入，將參與反饋運算的幾個狀態(tài)運算結果存在中間變量MID_VARY中。然后，對各個狀態(tài)進行右移，為了提高運算效率，使用了帶進位C的字節(jié)循環(huán)右移指令。移位完成后，將MID_VARY存入Q39，再將新的Q0輸出到PNMA引腳，程序循環(huán)執(zhí)行產生偽隨機碼。
單片機核心源程序如下：
CLR ASET；單片機上電后將ASET位清0
CLR PNMA
MOV WORD1，#55h
MOV WORD2，#0
MOV WORD3，#0
MOV WORD4，#0
MOV WORD5，#0；將55H作為移位寄存器的初值PEIZHI：
……；進行FPGA的配置工作
JB CONFDONE，PNPRODUCE；根據(jù)CONFDONE判斷配置是否完成
LJMP PEIZHI；否則繼續(xù)配置
PNPRODUCE：SETB ASET；配置完成后，將ASET腳置1
XMQLOOP：MOV C，Q0
MOV PNMA，C；將Q0輸出到PNMA引腳，作為PN碼
MOV C，Q0
MOV WORD6.0，C；用WORD6單元的0位來存Q0的狀態(tài)
MOV C，Q2
MOV WORD7.0，C；用WORD7單元的0位來存Q2的狀態(tài)
; MOV C，Q21
MOV WORD8.0，C；用WORD8單元的0位來存Q21的狀態(tài)
MOV C，Q23
MOV WORD9.0，C；用WORD9單元的0位來存Q23的狀態(tài)
MOV ACC，WORD6
XRL A，WORD7
XRL A，WORD8
XRL A，WORD9；通過異或指令，計算反饋邏輯
MOV C，ACC.0；反饋邏輯為Qin=Q0；
XOR Q2 XOR Q21 XOR Q23
MOV MID_VARY，C；將運算后的狀態(tài)存到MID_VARY中右移運算
MOV ACC，WORD1
RRC A；移位Q7～Q0
MOV WORD1，A；移位后，保存到WORD1單元中
MOV ACC，WORD2
RRC A；移位Q15～Q8
MOV WORD2，A；移位后，保存到WORD2單元中
MOV Q7，C；將Q8的值賦到Q7
MOV ACC，WORD3
RRC A；移位Q23～Q16
MOV WORD3，A；移位后，保存到WORD3單元中
MOV Q15，C；將Q16的值賦到Q15
MOV ACC，WORD4
RRC A；移位Q31～Q24
MOV WORD4，A；移位后，保存到WORD4單元中
MOV Q23，C；將Q24的值賦到Q23
MOV ACC，WORD5
RRC A；移位Q39～Q32
MOV WORD5，A；移位后，保存到WORD5單元中
MOV Q31，C；將Q32的值賦到Q31
MOV C，MID_VARY；將前面反
饋計算的值賦給Q39
MOV Q39，C
LJMP XMALOOP?。焕^續(xù)產生下一代PN碼元
6 其它加密方法介紹及比較
對SRAM工藝的FPGA進行加密，除了可以利用單片機實現(xiàn)外，還可以用E2PROM工藝的CPLD實現(xiàn)。與用單片機實現(xiàn)相比，利用CPLD的優(yōu)點在于可實現(xiàn)高速偽碼，但要在硬件電路中增加一塊CPLD芯片，使整個硬件電路復雜化，增加了成本。本文提供的加密方法考慮到配置完成后單片機處于空閑狀態(tài)，此時利用單片機進行加密，不需要增加任何電路成本，使得整個系統(tǒng)硬件結構十分簡潔。本文提出采用長偽隨機碼來實現(xiàn)加密。如果采用其它的算法產生驗證信息，并增加單片機與FPGA工作時信息實時交互，使得獲取驗證信息的難度足夠大，也可以達到類似的加密效果。
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