一種基于AD9854的BPSK信號產(chǎn)生設(shè)計(jì)

摘要 利用FPGA控制AD9854，實(shí)現(xiàn)了BPSK信號的調(diào)制，包括外部電路構(gòu)建、各個寄存器設(shè)置、對幅度、相位、頻率控制字的計(jì)算等。最后給出了產(chǎn)生BPSK信號的實(shí)例，并驗(yàn)證文中給出的設(shè)計(jì)方法的正確性。
關(guān)鍵詞 通信系統(tǒng)；AD9854；現(xiàn)場可編程門陣列；二項(xiàng)移相鍵控

    當(dāng)前通信系統(tǒng)的軟、硬件日趨模塊化、標(biāo)準(zhǔn)化和通用化，其主要功能由軟件確定并完成，工作參數(shù)具有可編程特性，軟件無線電技術(shù)已成為通信系統(tǒng)的主要設(shè)計(jì)平臺。
    在通信系統(tǒng)中，需要將基帶通信信號通過中頻混頻器調(diào)制為中頻信號，之后通過射頻混頻、濾波以及放大等工作將信號調(diào)制為射頻信號，并通過天線以電磁波的形式發(fā)射出去。在采用軟件無線電技術(shù)處理通信信號時，常用數(shù)字混頻加DAC來實(shí)現(xiàn)基帶信號到中頻信號的調(diào)制。中頻信號的頻率約為70 MHz，信號帶寬一般<10 MHz，根據(jù)采樣定理，DAC時鐘至少設(shè)置在150 MHz。在軟件設(shè)計(jì)時，需要考慮高速數(shù)字上變頻的實(shí)現(xiàn)，采用中、低檔次的數(shù)字器件將數(shù)字信號的工作時鐘調(diào)到150 MHz以上也存在一定難度；在硬件設(shè)計(jì)時，在電路PCB上設(shè)計(jì)150 MHz數(shù)據(jù)傳輸線，需要考慮數(shù)據(jù)線的信號差分特性、微波衰減特性以及電磁兼容特性，并當(dāng)DAC的位數(shù)較高時，數(shù)據(jù)線的走線問題相當(dāng)復(fù)雜。
    由于通信系統(tǒng)中采用的數(shù)據(jù)調(diào)制方式多為FSK，BPSK，AM等方式，而ADI公司的DDS芯片AD9854能夠?qū)鶐盘栔苯舆M(jìn)行常用調(diào)制，因此與數(shù)字混頻加DAC的傳統(tǒng)解決方案相比，采用AD9854處理中頻信號混頻的問題具有優(yōu)勢。

1 AD9854簡介及其應(yīng)用
    直接數(shù)字式頻率合成技術(shù)(Direct Digital Synthesis，DDS)采用全數(shù)字技術(shù)，基于相位的線性性質(zhì)以及相位與幅度的對應(yīng)關(guān)系實(shí)現(xiàn)頻率合成，是一種新的頻率合成方法。AD9854是ADI公司推出的一款高性能DDS芯片，系統(tǒng)時鐘頻率最高為300 MHz，可以工作于FSK，BPSK，AM等常用的調(diào)制方式，包含兩個集成12位DAC，一個超高速比較器、4～20倍可編程參考時鐘倍頻器、兩個48位可編程頻率寄存器、兩個14位可編程相位偏置寄存器，并具有12位幅度調(diào)制和可編程功能。它采用0．35 μmCMOS工藝，可以產(chǎn)生輸出頻率高達(dá)150 MHz的同步正交信號，每秒能夠產(chǎn)生百萬新頻率。輸出的正弦信號經(jīng)過濾波后，可以再通過內(nèi)部比較器轉(zhuǎn)化為方波。其內(nèi)部的幅度、頻率、相位寄存器，可以對輸出信號的幅度、頻率和相位進(jìn)行控制。
    由于AD9854支持BPSK方式，因此可以用它作為BPSK信號的混頻器使用。當(dāng)配置成BPSK工作方式時，只需要給AD9854輸入基帶BPSK信號，就可以輸出所需頻點(diǎn)的中頻調(diào)制信號。由于控制信號和輸入的基帶信號均為低頻信號，其硬件設(shè)計(jì)比采用DAC大為簡化，而軟件設(shè)計(jì)部分也因?yàn)槔@開了高速的數(shù)字上變頻工作而得到相應(yīng)的簡化。

2 用FPGA控制AD9854產(chǎn)生BPSK信號
    對AD9854進(jìn)行控制，首先搭建硬件電路。將AD9854的S／P Select管腳拉高，則AD9854工作于并行配置方式，它與FPGA的硬件連接示意圖如圖1所示。圖中管腳的解釋如下：A[5：0]是6位并行編程地址總線輸入；D[7：0]是8位并行編程數(shù)據(jù)總線輸入；WRB是將并行數(shù)據(jù)寫入寄存器的控制信號輸入；I／OUD是雙向頻率更新信號，如果設(shè)置為輸入，那么AD9854將在I／O UD上升沿時刻刷新，并按寄存器中的設(shè)置工作；BPSK為相位選擇信號輸入，也就是BPSK基帶信號輸入，輸入‘0’時芯片輸出選擇1號相位，輸入‘1’時芯片輸出選擇2號相位；REFCLK是外部參考時鐘輸入，從軟件無線電的角度考慮，選擇用FPGA控制輸出該時鐘信號，以達(dá)到中頻頻率軟件可調(diào)的要求。

    硬件電路搭建完畢之后，需要考慮AD9854中寄存器的配置問題。當(dāng)AD9854工作于BPSK方式時，需要配置的寄存器如表1所示。

    相位寄存器配置值的計(jì)算公式為(φ／2π)×214，其中φ為需要配置的相位值，對于BPSK信號，一般1號相位寄存器表示的相位值與2號相位寄存器表示的相位值相差π。頻率寄存器配置值的計(jì)算公式為(f／fs)×248，其中f是需要輸出的BPSK載頻，即中頻頻率；fs為系統(tǒng)時鐘頻率，它由從REFCLK得到的外部參考時鐘頻率經(jīng)可編程參考時鐘倍頻器倍頻后得到。需要考慮的控制寄存器各比特定義和配置值如表2所示。

    AD9854工作于并行配置方式下的寫時序，如圖2所示，圖中最大時延TWRHGH為7ns，在編寫程序時需要注意時延量。

    最后的控制步驟就是編寫軟件，用FPGA對AD9854進(jìn)行控制可以通過狀態(tài)機(jī)的方式實(shí)現(xiàn)。
    (1)采用Verilog HDL語言定義FPGA的管腳如下
    modulate AD9854_Control(
      input clk10MHz，
      output reg[5：0]a=6'h00，
      output reg[7：0]d=8'h00，
      output regwrb=1’b1，
      output regud=1'b0，
      output regbpsk=1'b0，
      output wirerefclk)；
    (2)給出refclk的頻率為10MHz
     assign refclk=clk10MHz；
    (3)用狀態(tài)機(jī)的方式配置AD9854內(nèi)部的寄存器，使之工作于需要的BPSK參數(shù)方式，配置流程如圖3所示。

    圖3中，“*”表示對AD9854進(jìn)行寫入操作，就是將wrb腳置低，再置高。這時AD9854的系統(tǒng)時鐘設(shè)置為140 MHz，而波形頻率設(shè)置為系統(tǒng)時鐘的1／2，也就是70 MHz。從BPSK管腳輸出一個碼速率設(shè)置為9．6 MHz的0、1碼流，即得到需要的載波頻率70 MHz的BPSK信號。

3 實(shí)驗(yàn)結(jié)果
    用示波器和頻譜儀分別觀測AD9854芯片的輸出，如圖4和圖5所示。

    由于BPSK信號的相位差為π，因此其碼元‘0’和‘1’所對應(yīng)的信號相位完全取反，從圖3所示的示波器觀測圖可以看出，AD9854的輸出波形由相位完全相反的兩組正弦波在時域相互疊加，形成了眼圖的效果，眼圖勻稱，說明BPSK信號的輸出穩(wěn)定，無抖動。從圖4所示的頻譜儀觀測圖可以看出，AD9854的輸出信號載頻為70 MHz，觀測帶寬(Span)設(shè)為96 MHZ，因此可以看出信號的主瓣寬度為19．2 MHz，副瓣寬度為9．6 MHz，說明BPSK信號的碼速率為9．6 MHz，這與軟件設(shè)計(jì)中的參數(shù)完全一致。

4 結(jié)束語
    文中利用FPGA對AD9854進(jìn)行控制，產(chǎn)生了BPSK信號，并給出了軟、硬件設(shè)計(jì)方法，實(shí)驗(yàn)結(jié)果證明了設(shè)計(jì)的正確性，為通信系統(tǒng)中的中頻處理提供了一個有效的方法。