高精度數(shù)字信號中和器的設(shè)計與實現(xiàn)

0 引 言
    高精度的時間測量在高能粒子物理研究、深空通訊、激光測距和物質(zhì)成分檢測等領(lǐng)域均有著廣泛的應(yīng)用。而時間測量儀器快速、高精度、高靈敏度的特點決定其必須具有高時間分辨率和高靈敏度的數(shù)據(jù)采集及處理設(shè)備，目前最常用的有數(shù)字信號中和器(Digital Signal Averager)和高精度的時間數(shù)字轉(zhuǎn)換器(Time-to-digital converter，TDC)。其中TDC的原理是通過記錄一段時間內(nèi)離子脈沖信號相對于觸發(fā)信號(start)的到達時間和數(shù)量，繼而判定粒子的種類及其含量。
    但是TDC的原理決定了其固有的缺陷-“測量死區(qū)”，即當有多個粒子同時到達時，前端儀器(如飛行時間質(zhì)譜儀)產(chǎn)生脈沖的幅度是與粒子的數(shù)量成正比的，但是TDC的原理決定了其只認為此時到達了一個粒子，從而丟失了幅度信息。故利用TDC進行定量分析時，就存在了“測量死區(qū)”。而利用超高速數(shù)字信號中和器進行測量時，由于可以同時采集到脈沖的幅度和時間信息，故可以進行高速、高時間分辨率的定量分析。
    本文主要介紹了一種高精度數(shù)字信號中和器的設(shè)計與實現(xiàn)方法，其最小時間分辨率為333ps，測量時間范圍為0～20μs，系統(tǒng)死時間<50ns，并已在飛行時間質(zhì)譜儀器中得到應(yīng)用。

1 總體結(jié)構(gòu)與基本工作原理
    圖1所示為本系統(tǒng)整體硬件框圖，數(shù)字信號中和器主要由前端信號調(diào)理模塊、射頻采集模塊、高速時鐘產(chǎn)生模塊、FPGA模塊、USB接口模塊等部分組成。其中信號調(diào)理模塊主要由前置放大器ERA_1+和變壓器ADTL2_18組成。射頻采集模塊主要由ADC08D1500及相關(guān)外圍電路組成。高速時鐘產(chǎn)生模塊由ADI公司的時鐘產(chǎn)生芯片AD9517-4組成。數(shù)據(jù)處理及控制模塊由XILINX VIR-TEX-4 SX35 FPGA及相關(guān)外圍電路組成。USB2．0傳輸及控制模塊由Cypress公司的CY7C68013及相關(guān)外圍電路組成。

    本數(shù)字信號中和器具有內(nèi)、外觸發(fā)兩種工作模式。在內(nèi)觸發(fā)工作模式下，由系統(tǒng)自身產(chǎn)生觸發(fā)(start)信號，并由觸發(fā)通道輸出電子引導脈沖信號，以引導質(zhì)譜儀前端設(shè)備。而在外觸發(fā)工作模式下，系統(tǒng)采集外觸發(fā)信號的到達以作為轉(zhuǎn)換的開始。
    當射頻采集模塊工作在單邊沿采樣時，通道I和通道Q為獨立的stop信號采集通道，最高采樣率為1．5GSPS；當射頻采集模塊工作在雙邊沿采樣時，通道I和通道Q只能有一個作為信號采集通道，最高采樣率為3GSPS。以外觸發(fā)、雙邊沿采樣工作模式為例。觸發(fā)通道采集外部觸發(fā)信號以作為轉(zhuǎn)換的時間起點，脈沖輸入信號經(jīng)前置放大、電平轉(zhuǎn)換等信號調(diào)理后，進入射頻采集模塊。在雙邊沿工作模式下，高速時鐘產(chǎn)生電路提供1．5GHz的采樣時鐘，從而可以使射頻采集模塊的最高采樣率為3GSPS。ADC采樣的結(jié)果分DI、DQ、DID、DQD4組8bit差分信號以DDR的形式傳至FPGA，每組差分信號的速度為375MHz。FPGA啟動相應(yīng)邏輯，以50us為一周期，連續(xù)采集1s，每周期內(nèi)持續(xù)采樣時間20us。同時FPGA邏輯控制將不同周期內(nèi)相同時刻的采樣點對應(yīng)相加，從而得到1s內(nèi)累加的質(zhì)譜圖。最后FPGA通過USB控制邏輯將包含脈沖數(shù)量和到達時間信息的質(zhì)譜圖通過USB2．0接口傳至PC以完成質(zhì)譜圖的繪制和后端信號處理。由于射頻采集ADC的最高采樣速率為3GSPS，即可達到333ps的時間分辨率。針對不同的應(yīng)用背景，射頻采集模塊的時鐘頻率可調(diào)，調(diào)節(jié)范圍為500MHz～3GHz，即時間分辨率為333ps～2ns可調(diào)。

2 系統(tǒng)重要模塊設(shè)計與實現(xiàn)
2．1 前端信號調(diào)理模塊
    在氣體行業(yè)檢測的應(yīng)用中，飛行時間質(zhì)譜儀器中離子探測器的輸出信號一般為NIM信號，幅值在0～-100mv，而超過此范圍的大信號通常為H2O+及OH+等飽和信號，對測量結(jié)果影響不大，故不予考慮。由于輸入信號幅度較小，為提高測量測量精度并充分利用ADC的量化范圍(650mV)，設(shè)計中在采集通道的信號調(diào)理模塊利用微波管Mini ERA_1+完成前置放大。ERA_1+的3dB帶寬為DC～8GHz，內(nèi)部與50歐傳輸線匹配，最大增益12dB。同時，由于ADC08D1500要求差分輸入，故信號調(diào)理模塊在前置放大后利用射頻變壓器Mini ADTL2_18完成單端信號到差分信號的轉(zhuǎn)換。圖2所示為采集通道信號調(diào)理模塊結(jié)構(gòu)圖。

    觸發(fā)通道和外時鐘輸入通道的信號調(diào)理模塊主要由雙向緩沖器及電平轉(zhuǎn)換芯片組成，不再贅述。
2．2 射頻采集模塊
    在本系統(tǒng)的應(yīng)用背景中，輸入脈沖信號的最小時間間隔為400ps，故要求射頻采集模塊的采樣間隔小于400ps。設(shè)計中采用國家半導體公司的模數(shù)轉(zhuǎn)換器ADC08D1500來構(gòu)建射頻采集模塊，ADC08D1500為8bit雙通道超高速模數(shù)轉(zhuǎn)換器：在單邊沿采樣模式下，最高采樣率為1.5GSPS；在雙邊沿采樣(交錯采樣)模式下，最高采樣率為3GSPS，即時間分辨率為333ps，滿足設(shè)計要求。
2．3 高速時鐘產(chǎn)生模塊
    為保證測量脈沖時間間隔的精度，射頻采集模塊需要一個高時間穩(wěn)定度、最高頻率為1．5GHz的轉(zhuǎn)換時鐘。為此，TDC選用集成鎖相環(huán)芯片AD9517-4來產(chǎn)生時鐘信號。AD9517-4是一個集成PLL頻率合成器與時鐘分配器，時鐘穩(wěn)定度<20ppm。在本系統(tǒng)中AD9517-4的輸出頻率調(diào)節(jié)范圍為500MHz～1．5GHz，對應(yīng)系統(tǒng)時間分辨率為333ps～2ns可調(diào)。
2．4 USB2．0模塊
    為了降低數(shù)字信號中和器對PC硬件配置的要求和數(shù)字信號中和器本身的便攜性，設(shè)計中采用USB2．0接口來實現(xiàn)數(shù)字信號中和器與PC問的數(shù)據(jù)傳輸。在氣體檢測的應(yīng)用中，飛行時間質(zhì)譜儀器中的離子飛行時間較短，每秒采樣的數(shù)據(jù)量較少(為幾十KHz)，而利用集成USB2．0控制芯片CY7C68013可實現(xiàn)最高為48Mbyte／s的數(shù)據(jù)傳輸速度，故可以滿足傳輸速度的要求。

3 基于FPGA的數(shù)據(jù)處理
    圖3所示為數(shù)字信號中和器的FPGA硬件算法設(shè)計框圖。設(shè)計中將硬件程序劃分為AD采樣緩存單元、累加器單元、存儲器控制單元、USB控制單元。

3．1 A／D采樣緩存單元
    A／D采樣緩存單元控制外部A／D芯片，并實現(xiàn)內(nèi)部定時，每50us啟動一次數(shù)據(jù)采集，每次數(shù)據(jù)采集持續(xù)時間20μs。并將采樣數(shù)據(jù)存放在一深度為4的緩存中，緩存中的數(shù)據(jù)由累加器單元進行后續(xù)處理。
3．2 累加器單元
    圖4所示為累加器算法流程。當A／D采樣緩存單元中的緩存有數(shù)據(jù)時，讀取緩存中數(shù)據(jù)，一次讀取32個采樣點，將采樣結(jié)果和存儲器中對應(yīng)地址的數(shù)據(jù)相加，并將累加再次寫入存儲器中的對應(yīng)地址。

3．3 存儲器控制單元
    圖5所示為存儲器算法流程。存儲器控制單元內(nèi)部包含了兩個存儲體。任一時刻，兩個存儲體分別由累加器單元控制，實現(xiàn)數(shù)據(jù)累加；或由USB控制單元控制，將存儲體中的數(shù)據(jù)傳輸至上位機。由存儲器控制單元進行控制，兩個存儲器進行乒乓操作，每秒進行一次切換，即每秒完成一濃累加循環(huán)。

3．4 USB控制單元
    USB控制單元在每完成一秒的數(shù)據(jù)累加后，啟動一次數(shù)據(jù)傳輸，數(shù)據(jù)傳輸就是由USB控制單元讀取存儲體中的計算結(jié)果，將結(jié)果寫入USB控制器中。并在讀取存儲體中數(shù)據(jù)的同時，將存儲體中的數(shù)據(jù)清0，為下一次數(shù)據(jù)累加做準備。

4 測試結(jié)果
    本設(shè)計中射頻采集部分的采樣時鐘為1．5GHz，故在交錯采樣模式下，ADC的采樣率為3GSPS。因而ADC的采樣間隔為1/3GSPS=333ps，即時間間隔大于333ps的信號即可為系統(tǒng)所分辨，測量。實際測試中采用延遲線測量法進行時間分辨率的測試。時間分辨率測試數(shù)據(jù)如表1所示。

    設(shè)計中采用FPGA內(nèi)部的BlockRAM作為存儲累加單元，限于BlockRAM的容量和硬件算法的設(shè)計，本系統(tǒng)的測量時間范圍為0～20us，即在一個測量周期內(nèi)只測量觸發(fā)信號后20us內(nèi)的信號。

5 結(jié)束語
    根據(jù)飛行時間質(zhì)譜儀器的應(yīng)用背景，本文提出了一種基于超高速模數(shù)轉(zhuǎn)換技術(shù)的高精度數(shù)字信號中和器的設(shè)計與實現(xiàn)方案，經(jīng)實際制作與調(diào)試，本設(shè)計達到了預期的設(shè)計目標，時間測量范圍為0～20us，實際測試最小時間分辨率為334ps，線性度良好。目前，該數(shù)字信號中和器已應(yīng)用于飛行時問質(zhì)譜儀器的相關(guān)實驗中。今后的重點將針對檢測動態(tài)范圍、最小時間分辨率和靈敏度等主要參數(shù)進一步進行優(yōu)化。