前言
作為DDR2的繼任者,根據(jù)JEDEC標(biāo)準(zhǔn), 目前DDR3的數(shù)據(jù)速率跨度從800Mbps開始直至1.6Gbps。在帶給用戶更快性能體驗的同時, DDR3卻能保持較低的功耗,相比DDR2減少約20%。雖然2008年整個DRAM市場低迷,DDR3的出貨量遠低于原先的預(yù)期,但是隨著Intel和 AMD相繼推出DDR3平臺的處理器,以及移動式平臺的推廣,DDR3代替DDR2成為主導(dǎo)將是今后的必然趨勢。
價格也是DDR3平臺是否能早日推廣的重要因素之一,這也給各存儲器廠商帶來了不小的成本壓力。高效、低成本的測試方案將是關(guān)注的重點。同時,由于速度的提高,測試平臺必須提供更高的測試頻率來驗證DDR3芯片的可靠性,以及更精確的手段來進行時間參數(shù)的測量。
DDR3測試的挑戰(zhàn)
•更高的工作頻率
根據(jù)JEDEC的相關(guān)標(biāo)準(zhǔn), DDR3的數(shù)據(jù)速率高達1.6Gbps。隨著DDR技術(shù)的飛快發(fā)展,市場上甚至出現(xiàn)了2Gbps的DDR3模組。此外,為了實現(xiàn)更高的速率和更低的功耗,DDR3采用了更低的電壓,僅為1.5V。在高頻率和低電壓的條件下對DDR3進行測試,信號完整性的好壞至關(guān)重要,同時也對測試設(shè)備的性能提出了更苛刻的要求。
圖 1 DDR3的數(shù)據(jù)速率范圍
•I/O死區(qū)
信號在傳播的過程中存在一定的延時。寫數(shù)據(jù)時,測試通道提前將數(shù)據(jù)輸出,以保證其在預(yù)定時刻到達芯片管腳;讀數(shù)據(jù)時,測試通道延遲觸發(fā)采樣信號,延遲的時間為信號傳輸延遲。在STL(Single Termination Line)連接方式下,由于測試周期的縮短,信號傳播延時將變得不可忽視。在這種情況下,測試通道的輸出與芯片的輸出信號將會發(fā)生重疊,重疊的時間區(qū)域稱為I/O Dead Band。
圖 2 I/O Dead Band
對比DQ信號的SHMOO眼圖,可以清楚看到I/O Dead Band使得數(shù)據(jù)窗口的高度和寬度減小,原本PASS的區(qū)域變成FAIL,從而造成數(shù)據(jù)誤判。
圖 3 I/O Dead Band造成數(shù)據(jù)窗口縮小
•不可忽視的信號抖動(jitter)
隨著數(shù)據(jù)速率的提高,數(shù)據(jù)周期的寬度將不大于1.25ns,甚至達到0.625ns。由于jitter的大小相對與周期寬度變得不可忽視,時間參數(shù)測試變得更加困難。此外,jitter還會造成有效數(shù)據(jù)窗口的縮小,造成信號的誤判。因此,測試設(shè)備應(yīng)能提供一種精確、高效的時間參數(shù)測量手段,以應(yīng)對 jitter帶來的不利影響。
•Fly-by拓撲結(jié)構(gòu)
為了改善信號完整性,DDR3內(nèi)存模組采用了Fly-by拓撲結(jié)構(gòu)。模組上的DDR3芯片共享一組CLK管腳、地址管腳和控制管腳。由于信號傳播延遲的存在,模組上的DDR3芯片會在不同時刻進行數(shù)據(jù)的輸入/輸出。在進行模組測試時,測試設(shè)備應(yīng)具備對不同測試通道進行時間補償?shù)哪芰Α?/p>
圖 4 Fly-by拓撲結(jié)構(gòu)帶來的信號延遲
DDR3測試的解決方案
針對DDR3測試所面臨的特點和挑戰(zhàn),愛德萬測試推出了高性能的T5503測試系統(tǒng)。
•提供更高的測試頻率
系統(tǒng)可以提供高達3.2Gbps的數(shù)據(jù)速率, 并且能夠通過更換HSPE(High Speed Pin Electronics)來進一步提升數(shù)據(jù)速率至4.0Gbps,完全覆蓋了DDR3以及DDR4的速率范圍。
•提供I/O Dead Band Canceller功能(消除I/O死區(qū))
I/O Dead Band Canceller功能可以解決I/O死區(qū)問題。系統(tǒng)中的測試通道配備了參考電壓補償電路。該電路可以根據(jù)DR輸出的變化,實時地對參考電壓進行補償,保證了數(shù)據(jù)判斷的可靠性,從而克服I/O Dead Band帶來的不利影響?! ?/p>
圖 5 T5503的I/O Dead Band Canceller功能
•提供Multi-Scan Strobe功能(強大的時間參數(shù)測量能力)
系統(tǒng)提供了Multi-Scan Strobe功能, 通過對芯片輸出信號進行連續(xù)采樣,記錄并計算采樣時的PASS/FAIL分界點。采用Multi-Scan Strobe功能所帶來的好處是,在一個測試周期中可以連續(xù)觸發(fā)多個采樣信號,只需單次運行測試向量就可以獲得PASS到FAIL以及FAIL到PASS 的轉(zhuǎn)換點(即得目標(biāo)時間點的具體數(shù)值)。相比以往業(yè)界常用的邊界掃描方式(同一個測試周期觸發(fā)一個采樣信號,通過不斷改變采樣信號的時間,反復(fù)運行測試向量來尋找PASS/FAIL的轉(zhuǎn)換點), Multi-Scan Strobe功能大大節(jié)約了時間參數(shù)測試的時間。通過以下幾個參數(shù)測試的示例,本文將對Multi-Scan Strobe功能進行簡要介紹。
1. 測量Tr/Tf
圖 6 Multi-Scan Strobe功能——測量Tr/Tf
以信號的上升時間(Tr)為例,Tr定義為:信號的上升沿上,電壓為幅度的20%(VOL)和80%(VOH)的兩個點的時間間距。在一組采樣序列中,序列MSTRB1H存儲了輸入信號與VOH比較的結(jié)果(PASS/FAIL),序列MSTRB1L存儲了輸入信號與VOL比較的結(jié)果(PASS /FAIL)。在兩個序列中,分別找出PASS/FAIL的分界點A,B。通過計算A,B間的時間差,可以得到Tr的值。
2. 測量Cross-point Timing
DDR3的CLK和DQS均采用差分信號。差分信號的交點(cross-point)定義了數(shù)據(jù)周期寬度。采用與測量Tr/Tf相同的方法,在一對差分信號的兩個通道上分別進行測量,得到下圖中四個參考點(Ma, Mb, Mc, Md)的出現(xiàn)時間。然后,借助公式可以計算出cross-point的位置(Tx)。
圖 7 Multi-Scan Strobe功能——測量Cross-Point的出現(xiàn)時間
3. 測量Preamble/Postamble Timing
對于DDR3芯片,在DQ管腳輸出數(shù)據(jù)之前,DQS信號會提前一段時間由高阻態(tài)變?yōu)榈碗娖?,這段時間為tRPRE;DQ完成數(shù)據(jù)傳輸之后,DQS信號會繼續(xù)維持一段時間的低電平,再變?yōu)榈礁咦钁B(tài),這段時間稱為tRPST。
圖 8 Multi-Scan Strobe 功能——測量Preamble/Postamble時間
以DQS信號為例,tRPRE可以表示為A點到B點之間的距離,tRPST可以表示為A’點到B’點之間的距離。與Tr/Tf的測試類似, Multi-Scan Strobe功能可以方便地得到測試結(jié)果。
4. 測量 tDQSQ和Jitter分布
tDQSQ定義為DQS差分對的cross-point到 DQ輸出的時間延遲。以往對于tDQSQ這一參數(shù)的Margin測試,通常采用調(diào)整采樣信號時間沿,反復(fù)掃描的方式。這種方式的測試時間相對較長。下圖是 tDQSQ的示意圖,圖中A點和C點之間的時間延遲就是tDQSQ。
圖 9 Multi-Scan Strobe 功能——測量tDQSQ
參考前文中Preamble/Postamble Timing的測試方法, Multi-Scan Strobe 功能可以很容易地獲得A點和C點的時間延遲。除了測試效率以外,測試結(jié)果的精確度也是我們必須考慮的。由于tDQSQ參數(shù)考量的是DQ的輸出和DQS的輸出在時序上的關(guān)系,其數(shù)值受到DQ和DQS jitter的影響。在信號頻率較低,數(shù)據(jù)周期較寬的情況下, jitter的影響可以忽略,直接計算A點到C點的距離就可以得出tDQSQ。但是隨著數(shù)據(jù)周期的減小,A點和C點出現(xiàn)位置的抖動變得不可忽略,jitter對數(shù)據(jù)窗口寬度的影響日益顯著,給tDQSQ的測試帶來了困難。
圖 10 Multi-Scan Strobe 功能——測量Jitter
為了克服jitter帶來的不利影響,Multi-Scan Strobe功對芯片輸出信號的多個周期的進行采樣,記錄每次采樣的結(jié)果(如信號的50%點,Ttr),并得到其正態(tài)分布。上圖右下角,取Ttr分布最高處的點為DQ的50%點。同樣,DQS差分對的cross-point也取分布最高處的時間點。此時,tDQSQ可以表示為兩個分布最高點處的時間差。
•提供Per-Pin Offset功能(對Fly-by結(jié)構(gòu)進行時間補償)
系統(tǒng)提供了Per-Pin Offset功能,它可以靈活調(diào)整測試通道中波形產(chǎn)生的時間以及數(shù)據(jù)比較的時間,從而補償Fly-by結(jié)構(gòu)帶來的延時。
圖 11 T5503的Per-Pin Offset功能
•提供128 DUT/SYS的并行測試能力
根據(jù)ITRS的預(yù)測,隨著測試頻率的增長,由于測試接口布線復(fù)雜性的提高,在一個測試頭(STN)上實現(xiàn)128DUT并行測試將是一個挑戰(zhàn)。T5503配備有一個測試頭,具備128DUT/STN的測試能力,可以有效提高測試效率、降低測試成本。
•具有多Site、低功耗、體積小的特點
系統(tǒng)的測試頭由兩個Site構(gòu)成,每個Site可獨立工作,允許多個用戶同時使用同一系統(tǒng)。此外,得益于先進的系統(tǒng)集成技術(shù),系統(tǒng)的體積和功耗削減了40%左右。
圖 12 T5503的外觀
總結(jié)
ADVANTEST的T5503系統(tǒng)可以滿足用戶對DDR3高速測試的需求。
ADVANTEST在存儲器測試方面擁有著豐富的經(jīng)驗,一直致力于為客戶提供優(yōu)質(zhì)、高效的解決方案。ADVANTEST專注于生產(chǎn)高品質(zhì)的測試系統(tǒng),針對客戶需求和市場變化不斷地推出有競爭力的產(chǎn)品,幫助客戶解決研發(fā)和生產(chǎn)中遇到的問題。