FPGA開(kāi)發(fā)之GPIO配置,以ZYNQ為例
掃描二維碼
隨時(shí)隨地手機(jī)看文章
zynq的GPIO,分為兩種,MIO(multiuse I/O)和EMIO(extendable multiuse I/O)。
ZYNQ的GPIO由4個(gè)BANK組成,其體系結(jié)構(gòu)如圖1所示。其中Bank0有32個(gè)GPIO引腳,Bank1有22個(gè)引腳,共54個(gè)GPIO引腳直接通過(guò)MIO連接到PS上,每個(gè)引腳可以通過(guò)寄存器的設(shè)置來(lái)確定該引腳為輸入、輸出或者中斷,因?yàn)?4個(gè)MIO引腳直接連接在PS上,像其他普通ARM一樣,不需要通過(guò)XPS進(jìn)行硬件配置,直接通過(guò)SDK編程即可。
Bank2和Bank3通過(guò)EMIO接口將CPU的GPIO連接到PL部分的引腳上,其中每個(gè)Bank各有32個(gè)引腳,通過(guò)EMIO擴(kuò)展的GPIO連接到PL上,可以在PL部分進(jìn)行邏輯設(shè)計(jì),進(jìn)行特定功能的IP核制定。然后在PS部分,像控制普通MIO一樣進(jìn)行編程。因此,使用EMIO引腳必須通過(guò)XPS進(jìn)行硬件配置,然后在PS部分使用SDK進(jìn)行編程控制。
圖1 GPIO的組成
GPIO的內(nèi)部結(jié)構(gòu)和內(nèi)部數(shù)據(jù)流及寄存器結(jié)構(gòu)如圖2所示。上半部分為GPIO中斷相關(guān)的寄存器,下半部分為GPIO查詢方式讀寫(xiě)的寄存器。
圖2 GPIO寄存器數(shù)據(jù)流組成
DATA_RO寄存器是讀取GPIO引腳值寄存器,不論該GPIO引腳配置為輸入還是輸出,都能正確讀取該GPIO引腳值。如果該引腳的功能沒(méi)有配置成GPIO功能,讀取的值為隨機(jī)值,因?yàn)樵摷拇嫫髦荒茏x取GPIO引腳值。
DATA寄存器的值是要輸出到GPIO引腳上的數(shù)值,當(dāng)讀取該寄存器的數(shù)值時(shí),結(jié)果是前一次寫(xiě)入DATA寄存器里的數(shù)值,而不是當(dāng)前GPIO引腳的數(shù)值。
MASK_DATA_LSW和MASK_DATA_MSW寄存器是傳統(tǒng)的數(shù)據(jù)寄存器(DATA)和屏蔽寄存器(MASK)的結(jié)合,該寄存器32位,分成高16位和低16位,其中高16位作為傳統(tǒng)的MASK使用,低16位作為傳統(tǒng)的DATA使用。因此,MASK_DATA_LSW是對(duì)GPIO的16位引腳進(jìn)行設(shè)置和屏蔽寄存器。當(dāng)某位在MASK_DATA_LSW高16位屏蔽時(shí),即使修改MASK_DATA_LSW低16位的數(shù)據(jù),也不影響該位GPIO值。
DIRM寄存器是方向控制寄存器,控制GPIO的輸入或者輸出,該寄存器值不影響輸入,即GPIO輸入功能始終有效。
OEN寄存器是輸出時(shí)能寄存器,當(dāng)GPIO引腳被配置成輸出引腳時(shí),該寄存器控制該引腳是否輸出;當(dāng)GPIO引腳被配置成輸出禁止時(shí),該引腳為三態(tài);當(dāng)OEN[x] = 0時(shí),輸出無(wú)效。
ZYNQ核的添加及配置
Step1:新建一個(gè)名為為Miz701_sys的工程
Step2:選擇RTL Project 勾選Do not specify source at this time
Step3:選擇芯片型號(hào)xc7z010clg400-1
Step4:單擊Finish
使用IP Integrator創(chuàng)建硬件系統(tǒng)
Step1:單擊Create Block Design
Step2:輸入system
Step3:添加IP按鈕
Step4:搜素單詞z選擇ZYNQ7 Processing System,然后雙擊
Step5:添加進(jìn)來(lái)了ZYNQ CPU IP,雙擊ZYNQ CPU IP。
Step6: 修改時(shí)鐘輸入為50MHZ,可以看到ARM時(shí)鐘為650MHZ DDR為525MHZ(1050MHZ),并且修改FCLK_CLK0 為100MHZ
step7:修改內(nèi)存型號(hào)為MT41K256M16RE-125 M,單擊OK。
Setp8:選擇MIO Configuration選項(xiàng)卡,再看到I/O Peripherals 中的GPIO一欄,勾選上其中的EMIO一欄,并選擇4位引腳輸出(最多可以選擇64位,但是這個(gè)使用只需要4位足夠了)。
Setp9:按照上圖設(shè)置好了之后,點(diǎn)擊OK,仔細(xì)觀察發(fā)現(xiàn)的zynq核心多出一組引腳名為GPIO_0,這個(gè)正是我們剛剛設(shè)置的一組EMIO,我們右擊該引腳,選擇make external把GPIO_0引腳引出(或者單擊該引腳處,按快捷鍵Ctrl +t,也可以將引腳引出)。效果如下圖所示:
step10::單擊Run Block Automation 進(jìn)行自動(dòng)連線,VIVADO軟件會(huì)根據(jù)信號(hào)的命名規(guī)則智能連線。
Step11:在你點(diǎn)擊了OK后,你會(huì)發(fā)現(xiàn)DDR以及FICED_IO自動(dòng)的延伸出來(lái),然后把時(shí)鐘FCLK_CLK0和M_AXI_GPI0_ACLK連接,其實(shí)就是給M_AXI_GP0_ACLK提供一個(gè)時(shí)鐘。方法:當(dāng)把鼠標(biāo)靠近的時(shí)候會(huì)自動(dòng)連接。
產(chǎn)生HDL和約束文件
Setp1:接下來(lái)依然是,右鍵單擊Block文件,文件選擇Generate the Output Products,是文件得到一定的約束。
Setp2:彈出如下對(duì)話框,直接點(diǎn)擊Generate
Setp3:繼續(xù)右鍵單擊Block文件,選擇Create a HDL wrapper,根據(jù)Block文件內(nèi)容產(chǎn)生一個(gè)HDL 的頂層文件:
Setp4:并選擇讓vivado自動(dòng)完成
Setp5:這里我們看到,Vivado給我創(chuàng)建了這樣的頂層文件,其中的gpio_0_tri_io就是我們配置的EMIO
EMIO的管腳約束修改
我們發(fā)現(xiàn),之前引出的EMIO叫做GPIO_0,到了頂層他的名字gpio_0_tri_io,而不是GPIO_0。所以分配引腳的時(shí)候就要注意了名字別錯(cuò)了,創(chuàng)建一個(gè)約束文件,分配引腳如下:
產(chǎn)生bit文件
此時(shí)可以,開(kāi)始生成bit文件了:
導(dǎo)出bit文件
編譯成功之后,依然是導(dǎo)出硬件:
加載到SDK
通過(guò)4個(gè)GPIO口輸出高低電平到引出的引腳上。
配置GPIO的步驟如下:
通過(guò)GPIO的外設(shè)ID找到對(duì)應(yīng)的外設(shè)信息;
填充GPIO外設(shè)寄存器基地址和一些相關(guān)信息;
配置GPIO口的方向?yàn)檩敵龇较颍?/p>
配置GPIO口的輸出使能;
設(shè)置GPIO口輸出高低電平;
打開(kāi)SDK,然后新建一個(gè)工程,以及添加一個(gè)main.C文件。
添加程序如下:
來(lái)源:FPGA開(kāi)發(fā)聯(lián)盟
免責(zé)聲明:本文內(nèi)容由21ic獲得授權(quán)后發(fā)布,版權(quán)歸原作者所有,本平臺(tái)僅提供信息存儲(chǔ)服務(wù)。文章僅代表作者個(gè)人觀點(diǎn),不代表本平臺(tái)立場(chǎng),如有問(wèn)題,請(qǐng)聯(lián)系我們,謝謝!