數(shù)字芯片設(shè)計(jì)流程

SOC是模擬IP和數(shù)字IP的系統(tǒng)的總集成。數(shù)字芯片設(shè)計(jì)流程是每個(gè)芯片從業(yè)者的第一課，無論是做前端，后端，還是驗(yàn)證，都需要對(duì)芯片的整個(gè)設(shè)計(jì)流程有個(gè)基本的了解。那數(shù)字芯片的設(shè)計(jì)流程是怎么樣的呢?

通常，定義一個(gè)SOC，需要確定前期的系統(tǒng)設(shè)計(jì)需求。確定好了大的功能之后，然后開始分解。分解軟件和硬件的接口，然后硬件再分成很多個(gè)小的子模塊。

硬件設(shè)計(jì)需要考慮具體的物理實(shí)現(xiàn)。包括制造工藝、面積和封裝，這些涉及到成本。再就是速度和功耗，這個(gè)是性能方面的考慮。再就是硬件模塊之間的接口定義了。

通常，硬件模塊設(shè)計(jì)是按照TOP-Down的設(shè)計(jì)思路去做的。這樣，可以做到從上到下，層次清晰直接。

確定好了這些之后，就要去實(shí)現(xiàn)了。通常我們用Verilog語言去實(shí)現(xiàn)。Verilog關(guān)鍵字以及一個(gè)實(shí)例如下所示。

當(dāng)然，除了下面的關(guān)鍵字之外，數(shù)字二進(jìn)制，狀態(tài)機(jī)，組合邏輯和時(shí)序邏輯等概念，也是需要好好掌握的。

IP設(shè)計(jì)完再集成，再驗(yàn)證，然后就會(huì)按照前端和后端的流程進(jìn)入到布局布線的環(huán)節(jié)。直到timing收斂，進(jìn)入到Tape-Out環(huán)節(jié)。