基于Virtex-5的3.125G串行傳輸系統(tǒng)的設(shè)計

　　1 引言

　　隨著電子系統(tǒng)的不斷發(fā)展，芯片間以及板間的數(shù)據(jù)傳輸需求也在不斷增長，傳統(tǒng)的單端并行數(shù)據(jù)傳輸模式早已不能滿足現(xiàn)在高帶寬應(yīng)用的要求。USB 3.0、SATA 3.0、PCI-E 2.0等新串行規(guī)范的發(fā)布以及更高速的串并/并串轉(zhuǎn)換單元(SERDES)芯片的推出更是引起了業(yè)界對高速差分串行數(shù)據(jù)傳輸?shù)臒o限憧憬。為了解決下一代無線通信基站中多天線(MIMO)信號處理所帶來的巨大數(shù)據(jù)吞吐量要求，本文基于Virtex-5 FPGA的GTP單元給出了一種在高級電信計算架構(gòu)(ATCA)機箱內(nèi)實現(xiàn)單對差分線進(jìn)行3.125Gbps串行傳輸?shù)脑O(shè)計方案。

　　2 傳輸系統(tǒng)設(shè)計

　　傳輸系統(tǒng)的組成結(jié)構(gòu)如圖1所示，主要由兩塊ATCA板和一塊ATCA機箱背板組成。兩塊ATCA板上各放置一片F(xiàn)PGA作為串行鏈路的兩個端點，兩片 FPGA之間用兩對差分線進(jìn)行連接，形成雙向各3.125Gbps的串行通信鏈路。為了驗證該系統(tǒng)的遠(yuǎn)距離傳輸能力，將兩塊板放置在14槽ATCA機箱的物理槽位1和物理槽位14，此時總的傳輸距離大約為40英寸。

　　圖1 高速串行傳輸系統(tǒng)的總體結(jié)構(gòu)

　　由于已有ATCA機箱的背板性能不可更改，本文主要的設(shè)計集中在ATCA單板的設(shè)計上，主要是單板的疊層設(shè)計、作為傳輸端點的FPGA的供電設(shè)計、串行傳輸?shù)膮⒖紩r鐘設(shè)計以及FPGA內(nèi)部GTP收發(fā)器單元的參數(shù)調(diào)節(jié)。

　　2.1 疊層設(shè)計

　　疊層設(shè)計是其他設(shè)計的基礎(chǔ)，本系統(tǒng)在設(shè)計疊層結(jié)構(gòu)的時候主要考慮了兩個方面：一是讓所有的GTP收發(fā)差分線布于帶狀線信號層而不是單邊耦合的微帶線信號層。雖然帶狀線比微帶線損耗大一些，但是帶狀線的阻抗更可控一些，而且與交流地平面的耦合更好，有利于高速信號的回流;二是為了減少GTP單元的供電噪聲，采用三個電源平面分別給串行收發(fā)器的三種模擬電源AVTT(端接電源)、AVCC(內(nèi)部電路電源)、AVPLL(PLL電源)進(jìn)行供電。具體的疊層結(jié)構(gòu)如圖2所示。

　　圖2 疊層結(jié)構(gòu)的設(shè)計

　　2.2 電源設(shè)計

　　GTP模擬供電電源的噪聲情況是影響GTP性能的重要因素之一。除了在設(shè)計疊層的時候讓GTP的三個模擬電源分別分配到一個單獨的平面上并配上地平面進(jìn)行耦合外，還在外部為每個電源管腳都串聯(lián)一個磁珠，再并聯(lián)一個0.22μf的電容形成一個LC低通濾波器對電源進(jìn)行濾波。GTP的模擬電源都采用低噪聲的 LDO電源芯片TPS74401進(jìn)行供給，輸出電壓的紋波小于50mV。

　　2.3 時鐘設(shè)計

　　高速串行收發(fā)器的參考時鐘是另一個影響信號傳輸質(zhì)量的重要因素。本系統(tǒng)使用具有強大clock clean功能的時鐘合成芯片LMK03001C來產(chǎn)生串行收發(fā)器的參考時鐘。其輸出時鐘的最大均方根抖動(RMS jitter)小于550fs，占空比為50%，輸出時鐘電平標(biāo)準(zhǔn)具有LVDS和LVPECL兩種。其輸出時鐘的頻率可以靈活編程設(shè)置，從而可以滿足不同傳輸速率的要求，使本系統(tǒng)可以適應(yīng)多種串行傳輸協(xié)議的實現(xiàn)。

　　2.4 預(yù)/去加重和均衡參數(shù)設(shè)計

　　為了對抗傳輸路徑對高頻分量的過多衰減，有必要在發(fā)送端進(jìn)行預(yù)加重或者在接收端加上均衡或者同時使用兩種手段。預(yù)/去加重和線性均衡都是通過對信號的畸變來改善接收信號的質(zhì)量，只有合適的預(yù)/去加重和線性均衡的比例以及兩者之間的組合才能達(dá)到改善接收信號質(zhì)量的目的，否則反而會惡化接收信號的質(zhì)量。本文利用GTP的SPICE模型以及串行傳輸信道的S參數(shù)模型對在不同預(yù)/去加重和均衡參數(shù)設(shè)置下的串行鏈路傳輸質(zhì)量進(jìn)行仿真，從而找出合適的參數(shù)設(shè)置。

　　圖3 不同預(yù)/去加重比例下的發(fā)送信號

　　圖3即為在不同預(yù)/去加重比重設(shè)置下的仿真結(jié)果圖。中間部分顯示的是連續(xù)3個高電平比特的發(fā)送波形，很明顯，后面兩個高電平比特的幅值隨預(yù)/去加重的比例相應(yīng)地降低了。另外，圖中同一個邏輯位里的信號電平并不平坦，這種現(xiàn)象主要是因信號傳輸鏈路上的阻抗不匹配處引起的發(fā)射造成的，例如ATCA單板與 ATCA背板的接插件連接處。