半導體工藝（二）

一、半導體工藝的節(jié)點和發(fā)展

半導體工藝上世紀末開始飛速發(fā)展，實際上由于集成電路的發(fā)明，集成電路工藝成為半導體工藝的主角。其發(fā)展軌跡也印證了摩爾定律，180nm、130nm、90nm、65nm、40nm、28nm、16nm等一路發(fā)展，將其稱為技術節(jié)點，是ITRS(國際半導體技術發(fā)展藍圖)根據(jù)工藝技術的發(fā)展制定的，2010年開始提出“等效擴展”(而不是幾何擴展)。

1、技術節(jié)點的含義：

簡單地說，在早期的時候，可以姑且認為是相當于晶體管的尺寸(如圖一)。這個溝道的長度，和前面說的晶體管的尺寸，大體上可以認為是一致的。但是二者是有區(qū)別的，溝道長度是一個晶體管物理的概念。后期(見圖一)用于技術節(jié)點的那個尺寸，是制造工藝的概念，二者相關，但是不相等。

主要半導體工藝節(jié)點你會發(fā)現(xiàn)是一個大約為0.7為比的等比數(shù)列，等效面積減半。當然，前面說過，在現(xiàn)在，這只是一個命名的習慣，跟實際尺寸已經有差距了。

2、工藝節(jié)點的影響(集成度、頻率、功耗等)

理論上這個尺寸代表了工藝的先進程度包括性能：

首先因為晶體管尺寸越小，速度就越快(圖二2004年前)。因為晶體管(在開關電路中一般是指絕緣柵場效應管)的作用，簡單地說，是把電子從一端(S)，通過一段溝道，送到另一端(D)，這個過程完成了之后，信息的傳遞就完成了。因為電子的速度是有限的，在現(xiàn)代晶體管中，一般都是以飽和速度運行的，所以需要的時間基本就由這個溝道的長度來決定。越短，就越快。

其次尺寸縮小之后，集成度(單位面積的晶體管數(shù)量)提升，這有多個好處，一來可以增加芯片的功能，二來更重要的是，根據(jù)摩爾定律，集成度提升的直接結果是成本的下降。這也是為什么半導體行業(yè)50年來如一日地追求摩爾定律的原因，因為如果達不到這個標準，你家的產品成本就會高于能達到這個標準的對手，你家就倒閉了。

再有晶體管縮小可以降低單個晶體管的功耗，根據(jù)經典的模型(IBM提出的Dennard Scaling)下同電場、面積越小需要的電壓越低，因為縮小的規(guī)則要求，同時會降低整體芯片的供電電壓，進而降低功耗。不過單位面積功耗通常是不會明顯下降的，達到一定程度會導致嚴重的問題。

有個流行的傳說：在2000左右的時候，人們已經預測，根據(jù)摩爾定律的發(fā)展，如果沒有什么技術進步的話，晶體管縮小到2010左右時，其功耗密度可以達到火箭發(fā)動機的水平，這樣的芯片當然是不可能正常工作的。不過這是按照當時工藝技術水平估計的，后來采取很多辦法緩解了這個過程。

不過業(yè)界現(xiàn)在也沒有找到真正徹底解決晶體管功耗問題的方案，實際的做法是一方面降低電壓(功耗與電壓的平方成正比)，一方面不再追求時鐘頻率。因此在上圖中，2005年以后，CPU頻率不再增長，性能的提升主要依靠多核架構。這個被稱作“功耗墻”(不同于電子產品中人為設定的功耗墻)。

二、技術瓶頸和突破

既然提高技術節(jié)點(縮小 工藝)，能夠降低成本、提高性能和功能、降低功耗，所以工藝技術一段時間迅猛進步，不過很快就遇到問題。問題歸納起來很簡單，再縮小難度太大成本太高甚至沒辦法，而且性能沒法提高甚至會下降，還有前面提高的單位面積功耗也是一個問題。

想說說晶體管結構，這是一個最基本的絕緣柵場效應晶體管的結構示意圖，是構成開關電路最基本的單元。實際的結構可能有出入，但原理不變。

Gate是柵極，可以通俗地看作控制極，Source是源極，Drain是漏極，顧名思義就是通過柵極的電壓控制源極到漏極的電流，Oxide是絕緣層(通常是直接生成的二氧化硅)，說明是靠電場(和電壓成比例)而不是電流控制。

數(shù)字集成電路中大部分是這樣的開關，開關的特性如圖四。虛線為理想狀態(tài)，實際上不可能，藍色和紅色代表實際情況，藍色為好的狀態(tài)、紅色較差。

1、繼續(xù)縮小工藝的問題

(1)第一個問題是經典模型。

經典物理模型是基于宏觀尺度，而原子尺度的計量單位是安，為0.1nm。

10nm的溝道長度，也就只有不到100個硅原子而已。晶體管本來的物理模型這樣的：用量子力學的能帶論計算電子的分布，但是用經典的電流理論計算電子的輸運。電子在分布確定之后，仍然被當作一個粒子來對待，而不是考慮它的量子效應。因為尺寸大，所以不需要。但是越小，就越不行了，就需要考慮各種復雜的物理效應，晶體管的電場模型也不再適用。

(2)第二個問題是出現(xiàn)了短溝道效應。

晶體管性能依賴的一點是，必須要打得開，也要關得緊。短溝道器件，打得開沒問題，但是關不緊，原因就是尺寸太小，內部有很多電場上的互相干擾，以前都是可以忽略不計的，現(xiàn)在則會導致柵端的電場不能夠發(fā)揮全部的作用，因此關不緊。關不緊的后果就是有漏電流，簡單地說就是不需要、浪費的電流。目前，集成電路中的這部分漏電流導致的能耗，已經占到了總能耗的接近半數(shù)，所以也是目前晶體管設計和電路設計的一個最主要的目標。

(3)第三問題是，二氧化硅早期是一個絕妙的絕緣層，概括就是方便有效。

在尺寸縮小到一定限度時，也出現(xiàn)了問題。別忘了縮小的過程中，電場強度是保持不變的，在這樣的情況下，從能帶的角度看，因為電子的波動性，如果絕緣層很窄很窄的話，那么有一定的幾率電子會發(fā)生隧穿效應而越過絕緣層的能帶勢壘，產生漏電流。

可以想象為穿過一堵比自己高的墻。這個電流的大小和絕緣層的厚度，以及絕緣層的“勢壘高度”，成負相關。因此厚度越小，勢壘越低，這個漏電流越大，對晶體管越不利。而且絕緣柵場效應管的開關性能、工作電流等等，都需要擁有一個很大的絕緣層電容。

實際上，如果這個電容無限大的話，那么開關特性，電流就會接近理想化。這個電容等于介電常數(shù)除以絕緣層的厚度。顯然，厚度越小，面積越大，介電常數(shù)越大，電容就越大，對晶體管越有利。絕緣層的厚度要不要繼續(xù)縮小。實際上在這個節(jié)點之前，二氧化硅已經縮小到了不到兩個納米的厚度，也就是十幾個原子層的厚度，漏電流的問題已經取代了性能的問題，成為頭號大敵。

(4)最后一個關鍵問題是常規(guī)工藝做不出來或者能做出來但代價很大。

決定制造工藝的最小尺寸的東西，叫做光刻機。它的功能是，把預先印制好的電路設計，像洗照片一樣洗到晶片表面上去，在我看來就是一種bug級的存在，因為吞吐率非常地高。否則那么復雜的集成電路，如何才能制造出來呢?2004年intel的處理器需要30多還是40多張不同的設計模板，先后不斷地曝光，才能完成整個處理器的設計的印制。

所有用光的東西，都存在衍射。光刻機不例外。因為這個問題的制約，任何一臺光刻機所能刻制的最小尺寸，基本上與它所用的光源的波長成正比。波長越小，尺寸也就越小，這個道理是很簡單的。目前的主流生產工藝采用荷蘭ASML(艾斯摩爾)生產的步進式光刻機，所使用的光源是193nm的特種(ArF)分子振蕩器產生的，被用于最精細的尺寸的光刻步驟。相比目前量產的晶體管尺寸一般是20nm (14nm node)，已經有了10倍以上的物理尺寸差距，可想而知工藝的難度。

2、推進技術節(jié)點的奇思妙想

上面談到了半導體工藝發(fā)展到2000左右，開始遇到一系列新問題，腳步開始放慢。但人類區(qū)別于動物的就是大腦發(fā)達，而科學家工程師區(qū)別于普通人是更會利用大腦解決問題。當然，這需要大量的實驗、資金還有必不可少的運氣。

(1)IBM的SOI(絕緣硅工藝)

之前的晶體管下面都有一個非常大的硅基底，叫做耗盡層，并非主要的工作區(qū)域(溝道)，僅做為吸收平衡電荷用，但這部分會產生漏電流。IBM的工程師(具體我也不知道是誰)把這部分硅直接拿掉，換成絕緣層，絕緣層下面才是剩下的硅，這樣溝道就和耗盡層分開了，因為電子來源于兩極，但是兩極和耗盡層之間，被絕緣層隔開了，這樣除了溝道之外，就避免額外漏電，同時也減少了工作區(qū)域尺寸，一舉多得。250納米之后長期使用，這種工藝一直使用到今天(主要是一些相對較老的工藝)。當然，intel等在此思路基礎上發(fā)展的改進型high-k絕緣層/金屬柵工藝以及FinFET才是現(xiàn)在的主流工藝。

(2)Ge strained(鍺摻雜改性)溝道

通過在適當?shù)牡胤綋诫s一點點的鍺到硅里面去，鍺和硅的晶格常數(shù)不同，因此會導致硅的晶格形狀改變，而根據(jù)能帶論，這個改變可以在溝道的方向上提高電子的遷移率，而遷移率高，就會提高晶體管的工作電流從而提高性能。這種方法對P溝道Mos更有效。intel65納米工藝j就采用了Ge strained。

(3)高K值的絕緣層和金屬柵

前面說到二氧化硅厚底降低到一定程度會生產不可忽視的漏電問題，很直接的想法就是找一種沒有這問題同時介電常數(shù)高(更大的電容意味著更好的開關特性)的代替材料。經過海量的試驗，最后找到一種名為HfO2的材料。這個就叫做high-k，這里的k是相對介電常數(shù)，也就是高介電常數(shù)材料的意思。

但是high-k材料有兩個缺點，一是會降低工作電流，二是會改變晶體管的閾值電壓。原因也找到了都和high-k材料內部的偶極子(帶極性和電場)分布有關。high-k材料的電場會降低溝內的道載流子遷移率(影響電流)，并且影響在界面上的電子分布態(tài)勢(影響閾值電壓)，這樣一來就影響開關特性了。

但是某些金屬(或者合金具體屬于商業(yè)機密)有一個效應叫做鏡像電荷，可以中和掉high-k材料的絕緣層里的偶極子電場對溝道和電子分布的影響。這樣一來就兩全其美啦。intel45納米采用了這些技術各方面有一個明顯的提高，也帶來了巨大的商業(yè)利益，摩爾工藝趨勢又差不多回歸了。

(4)FinFET(英特爾叫做Tri-gate)，三柵極晶體管

傳統(tǒng)的晶體管(圖三)，在尺寸很短的晶體管里面，因為短溝道效應，漏電流是比較嚴重的。而大部分的漏電流，是通過溝道下方的那片區(qū)域流通的。溝道在圖上并沒有標出來，是位于氧化絕緣層以下、硅晶圓表面的非常非常薄(一兩個納米)的一個窄窄的薄層。

溝道下方的區(qū)域被稱為耗盡層，就是大部分的藍色區(qū)域。SOI工藝解決了漏電問題。于是，intel工程師就認為，不如把溝道都包上絕緣層，把周圍都做出柵極，電容大大提高，開關性能進一步提高，因此就形成了圖5的結構，本質上就是通過增加柵極達到提高控制能力的結果。

這是胡正明(華人美國教授)早期提出的三柵極和環(huán)柵晶體管物理理論模型得到了實現(xiàn)。

應用于intel22/14納米工藝(應該是迄今為止性能最好的工藝)。實際上如圖六，可以看出大面積包裹的金屬柵(Metal gate)。