科普：什么是JESD204標(biāo)準(zhǔn)，為什么我們要重視它？

一種新的轉(zhuǎn)換器接口的使用率正在穩(wěn)步上升，并且有望成為未來(lái)轉(zhuǎn)換器的協(xié)議標(biāo)準(zhǔn)。這種新接口JESD204誕生于幾年前，其作為轉(zhuǎn)換器接口經(jīng)過(guò)幾次版本更新后越來(lái)越受矚目，效率也更高。

JESD204——它是什么？

2006年4月，JESD204最初版本發(fā)布。該版本描述了轉(zhuǎn)換器和接收器（通常是FPGA或ASIC）之間數(shù)Gb的串行數(shù)據(jù)鏈路。在 JESD204的最初版本中，串行數(shù)據(jù)鏈路被定義為一個(gè)或多個(gè)轉(zhuǎn)換器和接收器之間的單串行通道。圖1給出了圖形說(shuō)明。圖中的通道代表 M 轉(zhuǎn)換器和接收器之間的物理接口，該接口由采用電流模式邏輯(CML)驅(qū)動(dòng)器和接收器的差分對(duì)組成。所示鏈路是轉(zhuǎn)換器和接收器之間的串行數(shù)據(jù)鏈路。幀時(shí)鐘同時(shí)路由至轉(zhuǎn)換器和接收器，并為器件間的JESD204鏈路提供時(shí)鐘。

通道數(shù)據(jù)速率定義為312.5 Mbps與3.125 Gbps之間，源阻抗與負(fù)載阻抗定義為100 Ω ±20%。差分電平定義為標(biāo)稱800 mV峰峰 值、共模電平范圍從0.72 V至1.23 V。該鏈路利用8b/10b編碼，采用嵌入式時(shí)鐘，這樣便無(wú)需路由額外的時(shí)鐘線路，也無(wú)需考慮相關(guān)的高數(shù)據(jù)速率下傳輸?shù)臄?shù)據(jù)與額外的時(shí)鐘信號(hào)對(duì)齊的復(fù)雜性。當(dāng)JESD204標(biāo)準(zhǔn)開始越來(lái)越受歡迎時(shí)，人們開始意識(shí)到該標(biāo)準(zhǔn)需要修訂以支持多個(gè)轉(zhuǎn)換器下的多路、對(duì)齊的串行通道，以滿足轉(zhuǎn)換器日益增長(zhǎng)的速度和分辨率。

這種認(rèn)識(shí)促成了JESD204第一個(gè)修訂版的發(fā)布，即JESD204A。此修訂版增加了支持多個(gè)轉(zhuǎn)換器下的多路對(duì)齊串行通道的能力。該版本所支持的通道數(shù)據(jù)速率依然為312.5 Mbps至3.125 Gbps，另外還保留了幀時(shí)鐘和電氣接口規(guī)范。增加了對(duì)多路對(duì)齊串行通道的支持，可讓高采樣速率和高分辨率的轉(zhuǎn)換器達(dá)到3.125 Gbps的最高支持?jǐn)?shù)據(jù)速率。圖2以圖形表示JESD204A版本中增加的功能，即支持多通道。

雖然最初的JESD204標(biāo)準(zhǔn)和修訂后的JESD204A標(biāo)準(zhǔn)在性能上都比老的接口標(biāo)準(zhǔn)要高，它們依然缺少一個(gè)關(guān)鍵因素。這一缺少的因素就是鏈路上串行數(shù)據(jù)的確定延遲。對(duì)于轉(zhuǎn)換器，當(dāng)接收到信號(hào)時(shí)，若要正確重建模擬域采樣信號(hào)，則關(guān)鍵是了解采樣信號(hào)和其數(shù)字表示之間的時(shí)序關(guān)系（雖然這種情況是針對(duì)ADC而言，但DAC的情況類似）。該時(shí)序關(guān)系受轉(zhuǎn)換器的延遲影響，對(duì)于ADC,它定義為輸入信號(hào)采樣邊沿的時(shí)刻直至轉(zhuǎn)換器輸出數(shù)字這段時(shí)間內(nèi)的時(shí)鐘周期數(shù)。類似地，對(duì)于DAC，延遲定義為數(shù)字信號(hào)輸入DAC的時(shí)刻直至模擬輸出開始轉(zhuǎn)變這段時(shí)間內(nèi)的 時(shí)鐘周期數(shù)。JESD204及JESD204A標(biāo)準(zhǔn)中沒(méi)有定義可確定性設(shè)置轉(zhuǎn)換器延遲和串行數(shù)字輸入/輸出的功能。另外，轉(zhuǎn)換器的速度和分辨率也不斷提升。這些因素導(dǎo)致了該標(biāo)準(zhǔn)的第二個(gè)版本——JESD204B。

2011年7月，第二版本標(biāo)準(zhǔn)發(fā)布，稱為JESD204B，即當(dāng)前版本。修訂后的標(biāo)準(zhǔn)中，其中一個(gè)重要方面就是加入了實(shí)現(xiàn)確定延遲的條款。此外，支持的數(shù)據(jù)速率也提升到12.5 Gbps，并劃分器件的不同速度等級(jí)。此修訂版標(biāo)準(zhǔn)使用器件時(shí)鐘作為主要時(shí)鐘源，而不是像之前版本那樣以幀時(shí)鐘作為主時(shí)鐘源。圖3表示JESD204B版本中的新增功能。

在之前的JESD204標(biāo)準(zhǔn)的兩個(gè)版本中，沒(méi)有確保通過(guò)接口的確定延遲相關(guān)的條款。JESD204B修訂版糾正了這個(gè)問(wèn)題。通過(guò)提供一種機(jī)制，確保兩個(gè)上電周期之間以及鏈路重新同步期間，延遲是可重現(xiàn)和確定性的。其工作機(jī)制之一是：在定義明確的時(shí)刻使用SYNC~輸入信號(hào)，同時(shí)初始化所有通道中轉(zhuǎn)換器最初的通道對(duì)齊序列。另一種機(jī)制是使用SYSREF信號(hào)——一種JESD204B定義的新信號(hào)。SYSREF信號(hào)作為主時(shí)序參考，通過(guò)每個(gè)發(fā)射器和接收器的器件時(shí)鐘以及本地多幀時(shí)鐘對(duì)齊所有內(nèi)部分頻器。這有助于確保通過(guò)系統(tǒng)的確定延遲。JESD204B規(guī)范定義了三種器件子類：子類0——不支持確定性延遲；子類1——使用SYSREF的確定性延遲；子類2——使用SYNC~的確定性延遲。子類0可與JESD204A鏈路做簡(jiǎn)單對(duì)比。子類1最初針對(duì)工作在500MSPS或以上的轉(zhuǎn)換器，而子類2最初針對(duì)工作在500MSPS以下的轉(zhuǎn)換器。

除了確定延遲，JESD204B支持的通道數(shù)據(jù)速率上升到12.5 Gbps，并將器件劃分為三個(gè)不同的速度等級(jí)：所有三個(gè)速度等級(jí)的源阻抗和負(fù)載阻抗相同，均定義為100 Ω ±20%。第一速度等級(jí)與JESD204和JESD204A標(biāo)準(zhǔn)定義的通道數(shù)據(jù)速率相同，即通道數(shù)據(jù)電氣接口最高為3.125 Gbps。JESD204B的第二速度等級(jí)定義了通道數(shù)據(jù)速率最高為6.375 Gbps的電氣接口。該速度等級(jí)將第一速度等級(jí)的最低差分電平從500 mV峰峰值降為400 mV峰峰值。JESD204B的第三速度等級(jí)定義了通道數(shù)據(jù)速率最高為12.5 Gbps 的電氣接口。該速度等級(jí)電氣接口要求的最低差分電平降低至360 mV峰峰值。隨著不同速度等級(jí)的通道數(shù)據(jù)速率的上升，通過(guò)降低所需驅(qū)動(dòng)器的壓擺率，使得所需最低差分電平也隨之降低，以便物理實(shí)施更為簡(jiǎn)便。

為提供更多的靈活性，JESD204B版本采用器件時(shí)鐘而非幀時(shí)鐘。在之前的JESD204和JESD204A版本中，幀時(shí)鐘是JESD204系統(tǒng)的絕對(duì)時(shí)間參照。幀時(shí)鐘和轉(zhuǎn)換器采樣時(shí)鐘通常是相同的。這樣就沒(méi)有足夠的靈活性，而且要將此同樣的信號(hào)路由給多個(gè)器件，并考慮不同路由路徑之間的偏斜時(shí)，就會(huì)無(wú)謂增加系統(tǒng)設(shè)計(jì)的復(fù)雜性。JESD204B中，采用器件時(shí)鐘作為JESD204系統(tǒng)每個(gè)元件的時(shí)間參照。每個(gè)轉(zhuǎn)換器和接收器都獲得時(shí)鐘發(fā)生器電路產(chǎn)生的器件時(shí)鐘，該發(fā)生器電路負(fù)責(zé)從同一個(gè)源產(chǎn)生所有器件時(shí)鐘。這使得系統(tǒng)設(shè)計(jì)更加靈活，但是需要為給定器件指定幀時(shí)鐘和器件時(shí)鐘之間的關(guān)系。

JESD204——為什么我們要重視它？

就像幾年前LVDS開始取代CMOS成為轉(zhuǎn)換器數(shù)字接口技術(shù)的首選，JESD204有望在未來(lái)數(shù)年內(nèi)以類似的方式發(fā)展。雖然CMOS技術(shù)目前還在使用中，但已基本被LVDS所取代。轉(zhuǎn)換器的速度和分辨率以及對(duì)更低功耗的要求最終使得CMOS和LVDS將不再適合轉(zhuǎn)換器。隨著CMOS輸出的數(shù)據(jù)速率提高，瞬態(tài)電流也會(huì)增大，導(dǎo)致更高的功耗。雖然LVDS的電流和功耗依然相對(duì)較為平坦，但接口可支持的最高速度受到了限制。

這是由于驅(qū)動(dòng)器架構(gòu)以及眾多數(shù)據(jù)線路都必須全部與某個(gè)數(shù)據(jù)時(shí)鐘同步所導(dǎo)致的。圖4顯示一個(gè)雙通道14位ADC的CMOS、LVDS和CML輸出的不同功耗要求。

在大約150 MSP至200 MSPS和14位分辨率時(shí)，就功耗而言，CML輸出驅(qū)動(dòng)器的效率開始占優(yōu)。CML的優(yōu)點(diǎn)是：因?yàn)閿?shù)據(jù)的串行化，所以對(duì)于給定的分辨率，它需要的輸出對(duì)數(shù)少于LVDS和CMOS驅(qū)動(dòng)器。JESD204B接口規(guī)范所說(shuō)明的CML驅(qū)動(dòng)器還有一個(gè)額外的優(yōu)勢(shì)，因?yàn)楫?dāng)采樣速率提高并提升輸出線路速率時(shí)，該規(guī)范要求降低峰峰值電壓水平。

同樣，針對(duì)給定的轉(zhuǎn)換器分辨率和采樣率，所需的引腳數(shù)目也大為減少。表1顯示采用200 MSPS轉(zhuǎn)換器的三種不同接口各自的引腳數(shù)目，轉(zhuǎn)換器具有各種通道數(shù)和位分辨率。在CMOS和LVDS輸出中，假定時(shí)鐘對(duì)于各個(gè)通道數(shù)據(jù)同步，使用CML輸出時(shí)，JESD204B數(shù)據(jù)傳輸?shù)淖畲髷?shù)據(jù)速率為4.0 Gbps。從該表中可以發(fā)現(xiàn)，使用CML驅(qū)動(dòng)器的JESD204B優(yōu)勢(shì)十分明顯，引腳數(shù)大為減少。

表1. 引腳數(shù)比較——200 MSPS ADC

業(yè)內(nèi)領(lǐng)先的數(shù)據(jù)轉(zhuǎn)換器供應(yīng)商ADI預(yù)見到了推動(dòng)轉(zhuǎn)換器數(shù)字接口向JESD204（由JEDEC定義）發(fā)展的趨勢(shì)。ADI自從初版JESD204規(guī)范發(fā)布之時(shí)起即參與標(biāo)準(zhǔn)的定義。迄今為止，ADI公司已發(fā)布多款輸出兼容JESD204和JESD204A的轉(zhuǎn)換器，目前正在開發(fā)輸出兼容JESD204B的產(chǎn)品。AD9639是一款四通道、12位、170 MSPS/210 MSPS ADC，集成JESD204接口。AD9644和AD9641是14位、80 MSPS/ 155 MSPS、雙通道/單通道ADC，集成JESD204A接口。DAC這方面，最近發(fā)布的AD9128是一款雙通道、16位、1.25 GSPS DAC，集成JESD204A接口。

隨著轉(zhuǎn)換器速度和分辨率的提高，對(duì)于效率更高的數(shù)字接口的需求也隨之增長(zhǎng)。隨著JESD204串行數(shù)據(jù)接口的發(fā)明，業(yè)界開始意識(shí)到了這點(diǎn)。接口規(guī)范依然在不斷發(fā)展中，以提供更優(yōu)秀、更快速的方法將數(shù)據(jù)在轉(zhuǎn)換器和FPGA（或ASIC）之間傳輸。接口經(jīng)過(guò)兩個(gè)版本的改進(jìn)和實(shí)施，以適應(yīng)對(duì)更高速度和分辨率轉(zhuǎn)換器不斷增長(zhǎng)的需求。展望轉(zhuǎn)換器數(shù)字接口的發(fā)展趨勢(shì)，顯然JESD204有望成為數(shù)字接口至轉(zhuǎn)換器的業(yè)界標(biāo)準(zhǔn)。每個(gè)修訂版都滿足了對(duì)于改進(jìn)其實(shí)施的要求，并允許標(biāo)準(zhǔn)演進(jìn)以適應(yīng)轉(zhuǎn)換器技術(shù)的改變及由此帶來(lái)的新需求。隨著系統(tǒng)設(shè)計(jì)越來(lái)越復(fù)雜，以及對(duì)轉(zhuǎn)換器性能要求的提高，JESD204標(biāo)準(zhǔn)應(yīng)該可以進(jìn)一步調(diào)整和演進(jìn)，滿足新設(shè)計(jì)的需要。