Verilog HDL常用的仿真知識(shí)

二、測(cè)試文件的激勵(lì)

（1）信號(hào)的初始化問題

主要有三種產(chǎn)生激勵(lì)的方法:一種是直接編輯測(cè)試激勵(lì)波形（這種基本上被淘汰了），一種是用Verilog測(cè)試代碼的時(shí)序控制功能，產(chǎn)生測(cè)試激勵(lì)。還有就是利用Verilog HDL 語言的讀文件功能，從文本文件中讀取數(shù)據(jù)（該數(shù)據(jù)可以通過C/C++、MATLAB 等軟件語言生成）。

①代碼中的變量的初始化可以用initial進(jìn)行初始化，也可以在定義的時(shí)候進(jìn)行初始化。

②在硬件系統(tǒng)中，當(dāng)系統(tǒng)上電之后，信號(hào)電平不是0就是1，不會(huì)存在x或者z，這是就會(huì)根據(jù)EDA的默認(rèn)狀態(tài)進(jìn)行默認(rèn)的設(shè)置。由于上電的默認(rèn)性，導(dǎo)致這個(gè)默認(rèn)信號(hào)不一定是我們想要的信號(hào)，因此我們需要進(jìn)行復(fù)位進(jìn)行初始化。

③在Verilog HDL 中，有兩種不同的原因可能導(dǎo)致信號(hào)值為x。第一種原因是，有兩個(gè)不同的信號(hào)源用相同的強(qiáng)度驅(qū)使同一個(gè)節(jié)點(diǎn)，并試圖驅(qū)動(dòng)成不同的邏輯值，這一般是由設(shè)計(jì)錯(cuò)誤造成的。第二種原因是信號(hào)值沒有初始化。所以在設(shè)計(jì)組合邏輯時(shí)，需要將不確定的輸入轉(zhuǎn)化成確定輸入，然后再完成組合邏輯。

（2）時(shí)鐘信號(hào)的生成

①普通時(shí)鐘信號(hào)

所謂的普通時(shí)鐘信號(hào)就指的是占空比為50%的時(shí)鐘信號(hào)，也是最常用的時(shí)鐘信號(hào)。

普通時(shí)鐘信號(hào)可通過initial 語句和always 語句產(chǎn)生，其代碼如下：

----基于initial 語句的方法：

parameter clk_period = 10; reg clk; initial begin
　　clk = 0; forever
　　　　# (clk_period/2) clk = ~clk; end

---基于always 語句的方法：

parameter clk_period = 10; reg clk; initial 
 clk = 0; always # (clk_period/2) clk = ~clk;

在這里的initial 語句用于初始化clk 信號(hào)，否則就會(huì)出現(xiàn)對(duì)未知信號(hào)取反的情況，因而造成clk信號(hào)在整個(gè)仿真階段都為未知狀態(tài)。

②自定義占空比的時(shí)鐘信號(hào)

自定義占空比信號(hào)通過always 模塊可以快速實(shí)現(xiàn)，下面給出一個(gè)占空比為40%的時(shí)鐘信號(hào)代碼：

parameter High_time = 4,
 Low_time = 6;  //占空比為High_time/( High_time+ Low_time) reg clk; always begin
 clk = 1;
 #High_time;
 clk = 0;
 #Low_time; end

這里由于直接對(duì)clk 信號(hào)賦值，所以不需要initial 語句初始化clk 信號(hào)。當(dāng)然，這種方法也可以用于產(chǎn)生普通時(shí)鐘信號(hào)，只是代碼行數(shù)較多而已。

③相位偏移的時(shí)鐘信號(hào)

相位偏移是兩個(gè)時(shí)鐘信號(hào)之間的相對(duì)概念。

首先通過一個(gè)always 模塊產(chǎn)生參考時(shí)鐘clk_a，然后通過延遲賦值得到clk_b 信號(hào)，其偏移的相位可通過360*pshift_time%（High_time+Low_time）來計(jì)算，其中%為取模運(yùn)算。

下面代碼的相位偏移為72 度：

parameter High_time = 5, 
 Low_time = 5,
 pshift_time = 2; reg clk_a; wire clk_b; always begin
 clk_a = 1;
 # High_time;
 clk_b = 0;
 # Low_time; end assign # pshift_time clk_b = clk_a;

 ④固定數(shù)目的時(shí)鐘信號(hào)

上述語句產(chǎn)生的時(shí)鐘信號(hào)都是無限個(gè)周期的，也可以通過repeat 語句來產(chǎn)生固定個(gè)數(shù)的時(shí)鐘脈沖，下面的代碼產(chǎn)生了5 個(gè)周期的時(shí)鐘：

parameter clk_cnt = 5, 
 clk_period = 2; reg clk; initial begin
 clk = 0; repeat (clk_cnt)
 # clk_period/2 clk = ~clk; end

 （3）復(fù)位信號(hào)的產(chǎn)生

①異步復(fù)位信號(hào)

異步復(fù)位信號(hào)的實(shí)現(xiàn)代碼如下，代碼將產(chǎn)生低有效的復(fù)位信號(hào)rst_n，其復(fù)位時(shí)間為100 個(gè)仿真單位：

parameter rst_repiod = 100; reg rst_n; initial begin
 rst_n = 0;
 # rst_repiod;
 rst_n = 1; end

②同步復(fù)位

同步復(fù)位信號(hào)的實(shí)現(xiàn)代碼如下：

parameter rst_repiod = 100; reg rst_n; initial begin
 rst_n = 1;
 @( posedge clk);
 rst_n = 0;
 # rst_repiod;
 @( posedge clk);
 rst_n = 1; end

上述代碼首先將復(fù)位信號(hào)rst_n 初始化為1，然后等待時(shí)鐘信號(hào)clk 的上升沿，將rst_n拉低，進(jìn)入有效復(fù)位狀態(tài)；然后經(jīng)過100 個(gè)仿真周期，等待下一個(gè)上升沿到來后，將復(fù)位信號(hào)置為1。在仿真代碼中，是不存在邏輯延遲的，因此在上升沿對(duì)rst_n 的賦值，能在同一個(gè)沿送到測(cè)試代碼邏輯中。

在需要復(fù)位時(shí)間為時(shí)鐘周期的整數(shù)倍時(shí)，可以將rst_repiod 修改為時(shí)鐘周期的3 倍來實(shí)現(xiàn)，也可以通過下面的代碼來完成。

parameter rst_num = 5; initial begin
 rst_n = 1;
 @(posedge clk);
 rst_n = 0; repeat(rst_num)  @(posedge clk);
 rst_n = 1; end

上述代碼在clk 的第一個(gè)上升沿開始復(fù)位，然后經(jīng)過5 個(gè)時(shí)鐘上升沿后，在第5 個(gè)時(shí)鐘上升沿撤銷復(fù)位信號(hào)，進(jìn)入有效工作狀態(tài)。

（4）數(shù)據(jù)的產(chǎn)生

數(shù)據(jù)的產(chǎn)生這里就不進(jìn)行描述了，在以后關(guān)于常用的仿真模塊中進(jìn)行記錄。