基于ADC08D500的FPGA數(shù)據(jù)采集系統(tǒng)

NS公司的ADC08D500為雙通道8位模數(shù)轉(zhuǎn)換器，其采樣率為500MSP/s,因此，對輸入的模擬信號必須限制在250MHz頻率下，一般中頻信號都低于100MHz以下，因而可以滿足本設計的要求。

FPGA具有電路設計靈活，硬件資源豐富等特點，使用FPGA不僅可以控制A/D轉(zhuǎn)換器進行高速采樣，而且可以使用其內(nèi)部的塊RAM存儲資源作為高速數(shù)據(jù)的緩存，同時也可對采集到的數(shù)據(jù)進行實時處理。

2  ADC08D500芯片的內(nèi)部結(jié)構(gòu)原理

ADC08D500是差分輸入、采樣率達500MSP/s的雙通道模擬/數(shù)字轉(zhuǎn)換器。該A/D轉(zhuǎn)換器的特點在于其高采樣性能和低功耗，功耗可低至1.4W以下，因此，在設計電路時，無需再為該A/D轉(zhuǎn)換器加設散熱器，這樣不僅可以節(jié)省電路板的板面空間，而且還可降低系統(tǒng)成本，而且提高系統(tǒng)的可靠性。

ADC08D500芯片的內(nèi)部結(jié)構(gòu)框圖如圖2所示，由圖2可見，該器件主要由輸入多路模擬開關、采樣保持電路(S/H)、8位ADC和1：2分離器/鎖存器四部分組成。器件包含兩路相同的通道,控制邏輯可由普通方式或擴展方式進行配置，以對整個芯片進行控制。其中V_INI﹢、V_INI－與V_INQ﹢、V_INQ－是兩路差分輸入端，CLK+,CLK一是差分采樣時鐘輸入端，采用差分輸入可以有效消除漂移影響；每路轉(zhuǎn)換器都有一個L2的信號分離器，這使得數(shù)據(jù)在總線上的輸出頻率總是采樣速率的一半。具體來說，在T時刻的采樣值將在之后的T+13T_clk血時刻在DI或者DQ上輸出，而T+T_clk時刻的采樣值將在T+14T_clk時刻在Did或者DQd上輸出；以此類推，采樣數(shù)據(jù)將在時間上交錯的出現(xiàn)在2條數(shù)據(jù)線DI(DQ)和Did(DQd)上，因此，每個輸出數(shù)據(jù)頻率其實只是采樣頻率的一半。

本設計的輸出模式有二種,分別為單邊數(shù)據(jù)率模式和雙邊數(shù)據(jù)率模式。在單邊數(shù)據(jù)率模式下，輸出數(shù)據(jù)和輸出時鐘的頻率相同，外部處理器可以在輸出時鐘的上升沿采樣;而在雙邊數(shù)據(jù)率模式下，輸出時鐘的頻率是輸出數(shù)據(jù)速率的一半,也即外部處理器必須在輸出時鐘的上升和下降沿都采樣，這樣才能采集完整。采用雙邊數(shù)據(jù)率工作模式可以降低芯片的輸出時鐘頻率,有利于保證系統(tǒng)的穩(wěn)定性。

3  Xilinx FPGA芯片介紹

高速采集系統(tǒng)的性能要求主要包括兩點：一是高速性，目前高速數(shù)據(jù)采集中所用的A/D轉(zhuǎn)換器已達到幾十甚至幾百MSPS的水平，這就要求采樣數(shù)據(jù)存儲器的速度也要與之匹配，也就是應采用高速緩存;二是大容量,其原因是高速數(shù)據(jù)采集會產(chǎn)生巨大的數(shù)據(jù)流。所以，通常需要海量緩存來存儲采樣數(shù)據(jù)。使用FPGA接收前端高速A/D轉(zhuǎn)換器采集的多通道數(shù)據(jù)。將該數(shù)據(jù)用作數(shù)據(jù)的緩沖和數(shù)字信號的預處理是一種比較好的方式。由于FPGA的IO端口的讀寫速度要求與A/D轉(zhuǎn)換器輸出的時鐘相匹配，因此，在FPGA內(nèi)需要作數(shù)字預處理時，也由高速的乘法器來幫助完成，這樣，綜合考慮，本設計選擇TXilinx公司的性價比較高的Virtex-5系列FPGA芯片XC5VLX5OT。

Virtex-5是Xilinx公司采用先進的65nm三柵極氧化層技術、突破性的新型ExpressFabric技術和ASMBL技術生產(chǎn)的系列產(chǎn)品，該芯片可實現(xiàn)真正的6輸入LUT,并可將性能提高2個速度級別。該芯片的邏輯單元有33萬個,1/0管腳1200個，并有1.25Gb/sLVDS以及增強型器件配置，可支持商用FLASH存儲器，這些都使Virtex-5系列的芯片性價比大大提高，同時也降低了器件成本和總體系統(tǒng)成本。

4  FPGA控制的ADC模塊設計

本設計可在Xilinx公司提供的開發(fā)集成軟件ISE環(huán)境平臺下，采用VerilogHDL硬件描述語言進行控制模塊的軟件編程。編程主要分為兩個部分:分別是系統(tǒng)復位時對ADC芯片進行運行模式的控制和復位后對ADC芯片的自校準時間進行控制。圖3所示為FPGA控制ADC的模塊設計原理圖。

本設計采用FPGA芯片XC5VLX50T來對ADC08D500進行采樣控制，并對數(shù)據(jù)進行實時處理,處理后再將數(shù)據(jù)輸出。圖3中,Vin_p、Vin_n和Dclk_p、Dclk_n分別為差分模擬輸入時鐘和差分采樣時鐘引腳。FPGA當芯片XC5VLX50T在對ADC08D500控制時，可產(chǎn)生輸入復位reset信號來啟動控制模塊，當reset信號有效時，可對ADC08D500芯片進行基本的控制方式配置;當reset信號無效時，則控制芯片的上電時間和自校準時間，以保證芯片能以最好的性能運行起來。具體可用Verilog HDL語言來進行編程，其基本的流程圖如圖4所示。

一些基本的控制可通過ADC的普通模式來設置，比如自校準、休眠模式和量程設置等。此外,ADC08D500還提供有擴展控制模式,可借助串行接口來配置芯片內(nèi)部的寄存器，但此擴展控制模式不能動態(tài)地選擇，而要通過14管腳（ECE）來選擇。本設計選擇普通控制方式，主要是對對應管腳的電平進行設置，包括CAL,CALDLY,FSR,OUTEDGE, OUTV,PD和PDQ等，綜合考慮可以雙邊沿采樣、650mV（峰峰值）、低邊沿SDR非低功耗模式來操作，并用VerilogHDL語言對其進行配置。為了保證采樣精度，同時考慮到實際應用中的發(fā)熱及環(huán)境變化等因素，可以釆用初始化延時方法，也可利用芯片本身的自校準功能來予以解決。

當ADC芯片運行良好時，就會持續(xù)不斷的輸出二路8位差分數(shù)據(jù)對，分別為Dq_p、Dq_n和Dqd_p、Dqd_n。

5  波形仿真

利用Xilinx公司提供的ChipscopePro軟件工具可以將邏輯分析儀、總線分析器以及有效的I/O小型軟件核等直接插入設計中,從而可以査看任何內(nèi)部信號和節(jié)點，信號線可從編程接口引出并接入PC,采集到的信號可以直接通過邏輯分析儀進行分析，這樣可為設計釋放了更多的引腳。

在A/D轉(zhuǎn)換器輸出數(shù)據(jù)的速率達到250MHz時，可用ChipscopePro進行分析。輸入信號源可以是HP公司生產(chǎn)的8165A任意波形發(fā)生器，A/D的輸出值范圍是0?255,根據(jù)物理意義，其中128即表示零電平。圖5所示是輸入端接地時，從ChipscopePro中直接讀到的DQd端接收的數(shù)據(jù)。從圖5可以看出，其DQd端的數(shù)據(jù)一直保持為128,表示接收數(shù)據(jù)正確。

圖6所示是信號源產(chǎn)生50MHz正弦波時，DQd端接收到的數(shù)據(jù)。圖中顯示的只是其中一段信號的采樣數(shù)據(jù),從圖中分析數(shù)據(jù)的遞增和下降趨勢，可見其基本符合正弦波的波形特點。

圖7所示是信號源產(chǎn)生方波時，DQd端接收到的數(shù)據(jù)，從圖中可以看到，低電平采樣值從低電平突變到高電平的間隔非常短，中間僅僅只有一個數(shù)據(jù)11,然后馬上就過渡到高電平，在高電平處采樣得到的值都在230上下浮動，基本符合方波的特性。

從以上這三個波形結(jié)果分析可見，模擬信號經(jīng)ADC08D500的模數(shù)轉(zhuǎn)換后，F(xiàn)PGA接收的數(shù)據(jù)在DQd端基本正確，從而實現(xiàn)了高速A/D系統(tǒng)的釆樣，同時也完成了數(shù)據(jù)采集系統(tǒng)的功能。

6  結(jié)語

本文詳細介紹了基于FPGA的高速轉(zhuǎn)換芯片ADC08D500在采集系統(tǒng)的應用設計和編程實現(xiàn)方法，并對設計的FPGA控制模塊程序進行了詳細的說明，同時使用Xilinx公司提供的邏輯在線分析儀ChipscopePro進行了具體的波形仿真。由于所采用的ADC芯片ADC08D500性能強大，價格合理，因此，在以FPGA為核心的數(shù)據(jù)釆集系統(tǒng)中不僅可以為其提供很高的釆樣速率，而且,FPGA設計的控制模塊設計簡單，可以更好地發(fā)揮高速率模/數(shù)轉(zhuǎn)換器的強勁性能，因而在現(xiàn)代高速數(shù)字釆集系統(tǒng)中具有很好的應用前景。