微電子電路系統(tǒng)

一、緒論

1、時(shí)間軸：

1946第一臺(tái)計(jì)算機(jī)誕生(bell lab)

1947年晶體管發(fā)面，代替電子管

1958第一個(gè)半導(dǎo)體集成電路誕生(TI實(shí)驗(yàn)室)

1959硅平面工藝的單片集成電路

1960第一個(gè)mos管誕生

1963pmos與nmos互補(bǔ)mos誕生(cmos)

1970DRAM動(dòng)態(tài)隨機(jī)存儲(chǔ)器誕生

1971微處理器誕生

2、摩爾定律：晶體管集成度每18個(gè)月翻一番，即Area(0.5)=L(0.7)W(0.7)

3、等比縮小原則：分恒定電場(chǎng)的等比縮小原則、恒定電壓的等比縮小原則和準(zhǔn)恒定電場(chǎng)的等比縮小原則

4、硅集成電路分類：雙極性(同時(shí)使用電子和空穴，分飽和性和非飽和性);mos型(用mos晶體管，分nmos電子導(dǎo)電，一端接地和pmos空穴導(dǎo)電，一端接VDD)

5、集成電路分類：

工作特性分：數(shù)字集成電路、模擬集成電路和數(shù)模模數(shù)轉(zhuǎn)換電路

應(yīng)用可分：通用集成電路、專用集成電路(只要不是CPU都是)

6、制作過(guò)程：沙子采集——硅熔煉——單晶硅棒——硅棒切割——晶圓拋光——涂光刻膠——光刻(一塊晶圓可以切割出數(shù)百個(gè)處理器，其中晶體管為開(kāi)關(guān)，控制芯片內(nèi)電流方向)——溶解光刻膠——蝕刻(將未有光刻膠的部分腐蝕)——離子注入——清除光刻膠——晶體管完成——晶圓測(cè)試——晶圓切片——封裝——等級(jí)測(cè)試

二、基本元件

1、本征半導(dǎo)體：無(wú)雜質(zhì)，純度高，具有晶體結(jié)構(gòu)的半導(dǎo)體，電子和空穴成對(duì)出現(xiàn)，稱為電子-空穴對(duì)。電子和空穴不斷產(chǎn)生，成動(dòng)態(tài)平衡，稱為載流子。其濃度與溫度密切相關(guān)。

2、施主雜質(zhì)：向硅半導(dǎo)體提供一個(gè)自由電子而本身帶正電的粒子雜質(zhì)，此時(shí)電子為多數(shù)載流子，稱為n型半導(dǎo)體。

3、受主雜質(zhì)：向硅半導(dǎo)體提供一個(gè)空穴而本身帶負(fù)點(diǎn)的雜質(zhì)，主要靠受主提供空穴導(dǎo)電，空穴為多數(shù)載流子，稱為p型半導(dǎo)體。

4、雜質(zhì)濃度決定多子濃度，溫度決定少子濃度(本征半導(dǎo)體而來(lái))，總體上成電中性，因?yàn)閰⑷霝殡娭行裕旧頌殡娭行浴?

5、PN結(jié)：n型與p型半導(dǎo)體的交界面。

6、擴(kuò)散運(yùn)動(dòng)：由于PN結(jié)界面存在載流子濃度梯度，導(dǎo)致多子發(fā)生擴(kuò)散運(yùn)動(dòng)，電子由N到P，空穴由P到N，而多子的移動(dòng)導(dǎo)致N型的施主離子(正)與P型的受主離子(負(fù))形成電場(chǎng)，阻礙擴(kuò)散運(yùn)動(dòng)，直到中間形成耗盡層。

7、漂移運(yùn)動(dòng)：由于上面形成的電場(chǎng)的存在，使少子發(fā)生漂移運(yùn)動(dòng)，即電子從P到N，空穴從N到P，與擴(kuò)散運(yùn)動(dòng)相反。

8、擴(kuò)散運(yùn)動(dòng)使擴(kuò)散電流逐漸減小，而漂移運(yùn)動(dòng)逐漸增加，當(dāng)兩者動(dòng)態(tài)平衡的時(shí)候，PN結(jié)總電流為0，空間電荷區(qū)的寬度穩(wěn)定

9、外加正向電壓的時(shí)候(P正N負(fù))，正向電流外電場(chǎng)與內(nèi)電場(chǎng)方向相反，故阻礙減弱，擴(kuò)散運(yùn)動(dòng)繼續(xù)，出現(xiàn)凈的正向電流，表現(xiàn)為導(dǎo)通;外加反向電壓的時(shí)候(P負(fù)N正)，外電場(chǎng)與內(nèi)電場(chǎng)方向相同，更加阻礙，使得空間電荷區(qū)變寬，產(chǎn)生反向電流，表現(xiàn)為不導(dǎo)通。此即為單向?qū)щ娦缘脑?

10、MOS結(jié)構(gòu)：在(PMOS)柵極與襯底加上電壓后可有四種變化：

①積累態(tài)：柵負(fù)底正，即VG<0，柵極充滿電子，空穴被吸引到表面形成積累層

②耗盡態(tài)：VG>0，柵極產(chǎn)生少量正電荷，空穴被派出，形成耗盡層

③反型態(tài)：VG增大，山雞出現(xiàn)更多正電荷，少量電子進(jìn)入表面形成反型層，可允許電流通過(guò)

④強(qiáng)反型態(tài)：VG增大，使表面少子濃度超過(guò)了多子，反型層電子被限制在溝道內(nèi)，P型溝道由電子組成，運(yùn)行電流通過(guò)

此時(shí)的柵氧化層單位面積電容為：

其中ε為介電常數(shù)和相對(duì)介電常數(shù)，tox為柵氧化層厚度

同理可有耗盡層的單位面積電容為：

其中xd為襯底的厚度，或者說(shuō)耗盡層厚度

11、nmos：P型襯底N型源漏。漏S、柵G、源D、底B，當(dāng)VG=0時(shí)無(wú)溝道不導(dǎo)通，當(dāng)VG>VT(閾值電壓)的時(shí)候漏與源之間有電流，且電壓為漏高源低，閾值電壓為正值;如果是耗盡型，則在VG=0的時(shí)候有電流，否則無(wú)電流，一般不考慮。閾值電壓為負(fù)值值。

隨著柵源電壓VGS的增大與漏源電壓VDS的增大，依次經(jīng)過(guò)

截止區(qū)(VGS

線性區(qū)(VGS>VT且VDS

又可以寫(xiě)為：

飽和區(qū)(VGS>VT且VDS>VGS-VT)，此時(shí)電流達(dá)到飽和值

12、pmos：N型襯底P型源漏。漏S、柵G、源D、底B，當(dāng)VG=0時(shí)無(wú)溝道不導(dǎo)通，當(dāng)VG

隨著柵源電壓VGS的減小與漏源電壓VDS的減小，依次經(jīng)過(guò)

截止區(qū)(VGS>VT)，此時(shí)電流為0

線性區(qū)(VGSVGS-VT)，此時(shí)電流隨著VDS增大線性變化，其中μeff為載流子遷移率，Cox為上面提到的刪氧化層單位面積電容，W為溝道的寬度，L為溝道的長(zhǎng)度：

又可以寫(xiě)為：

飽和區(qū)(VGS

13、閾值電壓VT：達(dá)到強(qiáng)反型形成溝道時(shí)所需柵壓VG。γ為體效應(yīng)系數(shù)

其中VT0為襯底偏壓為0，即VBS=0的時(shí)候的閾值電壓

如果要計(jì)算這個(gè)，一定一定一定要帶計(jì)算器!!

14、亞閾值電流：當(dāng)VG小于VT但大于0的時(shí)候(nmos)，沒(méi)有導(dǎo)電溝道，但是有少子使漏電流ID不為0，此時(shí)載流子為少子，以擴(kuò)散運(yùn)動(dòng)為主，計(jì)算公式為：

I0為VG=VT時(shí)候的電流，隨著VGS成指數(shù)變化，當(dāng)漏源電壓>3kT/q的時(shí)候，亞閾值電流基本與漏電流無(wú)關(guān)。亞閾值電流受溫度的影響很大。

15、mos的瞬態(tài)特性：

本征電容：柵極與源極之間、柵極與漏極之間，柵極與襯底之間的電容，

當(dāng)VGS

當(dāng)VGS>VT而VDS≈0的時(shí)候:

隨著VDS的增大，CGD減小，CGS增大，當(dāng)VDS=VGS-VT的時(shí)候，溝道在漏端發(fā)生了夾斷，此時(shí)CGD減小到0，而CGS增到最大

而對(duì)于CGB，達(dá)到強(qiáng)反型之后為0，之前有一定的變化趨勢(shì)。

覆蓋電容：柵極與源極、柵極與漏極之間有一定的覆蓋區(qū)域，存在電容

故總的柵源電容和柵漏電容為：

PN結(jié)電容：源和漏與襯底之間形成PN結(jié)，由此會(huì)有兩個(gè)電容，這個(gè)電容只與VS和VD電壓有關(guān)，可有公式：

其中AS、AD和PS、PD分別是源漏區(qū)的面積和周長(zhǎng)，CjA是單位面積的pn底部電容，CjP是單位周長(zhǎng)的pn結(jié)側(cè)壁電容：

Cj0和Cjp0分別是零偏壓時(shí)單位面積的底部結(jié)電容和單位長(zhǎng)度的側(cè)壁結(jié)電容

xj是源、漏區(qū)深度

16、電容器：只要會(huì)用兩個(gè)公式：

電容的近似公式：

電容與溫度公式：

17、電阻：記住條形電阻的公式和電阻與溫度的公式：

三、反相器

1、cmos反相器結(jié)構(gòu)：

反相器是一個(gè)nmos與一個(gè)pmos相連，其中柵極相連，為輸入端;漏極相連，為輸出端。而pmos的源極和襯底接高電平，nmos的源極和襯底接低電平。

當(dāng)輸入為高電平的時(shí)候，對(duì)pmos而言，Vgs=0;對(duì)nmos而言，Vgs=VDD高電平，所以相當(dāng)于pmos截止，nmos導(dǎo)通，相當(dāng)于放電，對(duì)外顯示低電平0;當(dāng)輸入為低電平的時(shí)候，對(duì)pmos而言，Vgs=-VDD高電平反向;對(duì)nmos而言，Vgs=0低電平，所以相當(dāng)于nmos截止，pmos導(dǎo)通，相當(dāng)于充電，對(duì)外顯示高電平1。

2、直流特性：

在輸入電壓為0~VDD之間時(shí)，由于nmos與pmos相連，所以穩(wěn)定狀態(tài)下流過(guò)兩者的電流勢(shì)必是相等的，即IDN=IDP。

又因?yàn)檫B接方式，決定了有如下關(guān)系：

VGSN=Vin，VDSN=Vout

VGSP=Vin-VDD，VDSP=Vout-VDD

當(dāng)改變輸入電壓的時(shí)候，根據(jù)不同的線性區(qū)和飽和區(qū)的電壓，可以繪制出7個(gè)不同的區(qū)域，如下：

當(dāng) 0≤Vin≤VTN，NMOS截止， PMOS線性，Vin在一定范圍變化(0～VTN)， Vout始終保持VDD。

當(dāng)VTN

當(dāng) Vout+VTP≤Vin≤Vout+VTN，NMOS飽和， PMOS飽和，VTC垂直下降，此時(shí)電流最大。

當(dāng)Vout+VTN

當(dāng)VDD≥Vin≥VDD+VTP，NMOS線性， PMOS截止，Vin在一定范圍變化(VDD+VTP ～ VDD)， Vout始終保持0

理想VTC曲線：

(1)為輸出高電平區(qū)

(2)、(3)、(4)為轉(zhuǎn)變區(qū)

(5)為輸出低電平區(qū)

其中(3)表現(xiàn)為垂線段

3、空穴遷移率約為電子的40%

4、直流噪聲容限：允許的輸入電平變化范圍，在圖上表示為斜率為-1的切線的切點(diǎn)的坐標(biāo)

5、最大噪聲容限：VNLM=Vit-0=Vit，VNHM=VDD-Vit，求其中最小值

6、在測(cè)試直流特性的時(shí)候，需要在vout處加上一個(gè)電容

7、負(fù)載電容：分三部分，即兩個(gè)mos管的漏底電容CDBN和CDBP，互聯(lián)線引起的電容CI和下級(jí)電路的輸入電容Cin，最終可計(jì)算出公式為：

而面對(duì)級(jí)聯(lián)電路，此時(shí)的Cin為全部的mos的柵電容構(gòu)成，N為扇出系數(shù)

8、上升時(shí)間：輸出電壓從V10%上升到V90%的時(shí)間，tr表示：

9、下降時(shí)間：輸出電壓從V90%下降到V10%的時(shí)間，tf表示

10、上升延遲時(shí)間：輸出信號(hào)下降到V50%的時(shí)間減去輸入信號(hào)上升到V50%的時(shí)間，tpLH表示，計(jì)算式為：

其中CL為負(fù)載電容，題目中給出

11、下降延遲時(shí)間：輸出信號(hào)上升到V50%的時(shí)間減去輸入信號(hào)下降到V50%的時(shí)間，tpHL表示，計(jì)算式為：

其中CL為負(fù)載電容，題目中給出

12、平均延遲時(shí)間：上升延遲時(shí)間+下降延遲時(shí)間/2

如果要求是精確設(shè)計(jì)，可以通過(guò)如下公式：

參考值(W/L, CLref, tPref)

新的條件：C’L, t’P

設(shè)計(jì):(W/L)’

13、MOS工藝中，將最小晶體管尺寸設(shè)為(W/L)=2/1

14、必須維持輸入信號(hào)的時(shí)間大于電路的延遲時(shí)間

15、反相器級(jí)聯(lián)的時(shí)候，會(huì)有：

f為環(huán)形振蕩器電路的工作頻率，tp為延遲時(shí)間，n為反相器級(jí)數(shù)(奇數(shù))

16、最優(yōu)化設(shè)計(jì)：全對(duì)稱設(shè)計(jì)

VTN=-VTP，KN=KP

此時(shí)為了使K相等，會(huì)有LP=LN，WP=2.5WN

此時(shí)邏輯閾值、噪聲容限、上升下降時(shí)間為

Vit=1/2VDD

VNLM=VNHM=1/2VDD

TPLH=TPHL

tr=tf

四、基本單元電路

1、兩輸入與非門結(jié)構(gòu)特點(diǎn)：

由于pmos是低電平導(dǎo)通，相當(dāng)于0到1;nmos是高電平導(dǎo)通，相當(dāng)于1到0，所以可以認(rèn)為，pmos是處理當(dāng)輸入為0的時(shí)候的上拉電路，而nmos是處理輸入為1的時(shí)候的下拉電路，具體情況如下：

①兩個(gè)pmos串聯(lián)，相當(dāng)于兩個(gè)均為0的時(shí)候才輸出1

②兩個(gè)pmos并聯(lián)，相當(dāng)于任何一個(gè)為0的時(shí)候就輸出1

③兩個(gè)nmos串聯(lián)，相當(dāng)于兩個(gè)均為1的時(shí)候才輸出0

④兩個(gè)nmos并聯(lián)，相當(dāng)于任意一個(gè)為1的時(shí)候就輸出0

門電路便是通過(guò)這個(gè)原理實(shí)現(xiàn)的

2、與非門：

由真值表可以看出來(lái)，輸出為1的情況有三個(gè)，即AB中任意一個(gè)為0的時(shí)候就會(huì)輸出1，表示AB的兩個(gè)pmos是并聯(lián)的;同理，輸出為0的情況只有一個(gè)，即AB必須同時(shí)為1的時(shí)候才輸出0，表示AB兩個(gè)的nmos是串聯(lián)的，由此得到：

3、或非門：

由真值表可以看出來(lái)，輸出為1的情況有一個(gè)，即AB同時(shí)為0時(shí)會(huì)輸出1，表示AB的兩個(gè)pmos是串聯(lián)的;同理，輸出為0的情況有三個(gè)，即AB任一個(gè)為1的時(shí)候輸出0，表示AB兩個(gè)的nmos是并聯(lián)的，由此得到：

4、復(fù)雜邏輯門電路：

在處理復(fù)雜邏輯門電路的時(shí)候，可以分上拉電路和下拉電路來(lái)分別進(jìn)行處理，這個(gè)時(shí)候，由于nmos只能夠輸出0，所以是下拉電路，處理的是表達(dá)式所有輸出0的情況;而pmos智能輸出1，所以是上拉電路，處理的是表達(dá)式所有輸出為1的情況，可以認(rèn)為：

如

nmos處理的是為0的情況，即取反后為一的情況：

可以看出來(lái)，A和B是并聯(lián)的 ，然后結(jié)果與C串聯(lián)，再與D并聯(lián)，由此可以得到下拉電路：

兩個(gè)接口，任意一個(gè)接地，另一個(gè)為輸出。

同理，對(duì)pmos構(gòu)成的上拉電路，處理的是為1的情況，我們需要將他化為和之積的情況，并且將所有的字母都變?yōu)槿》吹男问剑纾?

之所以需要將所有的字母變?yōu)槿》吹男问?，是因?yàn)閜mos處理的是輸入為0的情況。由此我們可以看出來(lái)，A和B先串聯(lián)，然后和C并聯(lián)，最后與D串聯(lián)，由此得到：

其中任意一個(gè)端口接高電平，另一個(gè)為輸出。

5、每個(gè)輸入同時(shí)接一個(gè)NMOS管和一個(gè)PMOS管的柵極，n個(gè)輸入時(shí)，共有2n個(gè)MOS管

6、實(shí)現(xiàn)不帶“非”的邏輯功能需要用互補(bǔ)CMOS門加一個(gè)反相器，或者是兩級(jí)互補(bǔ)CMOS

7、對(duì)于兩個(gè)mos管串聯(lián)的情況，通過(guò)兩個(gè)mos管的電流與通過(guò)其中任意一個(gè)mos管的電流是一樣的，而又因?yàn)閙os管工作的時(shí)候處于飽和區(qū)，由此可以列出如下等式，其中VX為兩mos管交界處的電壓：

最終計(jì)算出來(lái)的等效的Keff值有如下關(guān)系(寬長(zhǎng)比同理)：

8、對(duì)兩個(gè)mos管并聯(lián)的情況，通過(guò)兩個(gè)mos管的電流是通過(guò)其中任意一個(gè)mos管的電流的和，因?yàn)樘幱陲柡蛥^(qū)，所以可以有如下等式：

最終計(jì)算出來(lái)的等效Keff值為兩個(gè)K的和(寬長(zhǎng)比同理)：

9、等效反相器：將我們的上拉電路看做一個(gè)pmos，下拉電路看做一個(gè)nmos，此時(shí)整個(gè)電路被看做了一個(gè)簡(jiǎn)單的反相器，此時(shí)，便可以計(jì)算出與反相器一樣的上升時(shí)間，下降時(shí)間，上升延遲，下降延遲，平均延遲以及Vit

10、最壞情況：上升時(shí)只有一個(gè)pmos管充電，下降時(shí)所有串聯(lián)nmos放電，以與非門為例，此時(shí)有：

這是因?yàn)椋侠娐分械刃У腒值中，只有一個(gè)pmos是有效的;而對(duì)下拉電路的等效K值，所有串聯(lián)的nmos都是有效的，此時(shí)K=KN/n，會(huì)變得相當(dāng)小。由于要使上升延遲與下降延遲時(shí)間相等，將會(huì)對(duì)寬長(zhǎng)比要求更高。

11、面積：寬*長(zhǎng)的和

12、每增加一個(gè)輸入變量，增加兩個(gè)晶體管

13、用mos管實(shí)現(xiàn)傳輸門，類似于開(kāi)關(guān)有兩種方式：

①單mos管

②cmos傳輸門

14、單MOS管：開(kāi)關(guān)閉合時(shí)，根據(jù)上級(jí)電路的輸出對(duì)電容充放電，做為下級(jí)電路的輸入。單管MOS斷開(kāi)時(shí)，下級(jí)輸入不確定

nmos：

①雙向?qū)?

②當(dāng)開(kāi)關(guān)(柵極)為0的時(shí)候，下級(jí)電路輸入不確定

③當(dāng)上級(jí)輸入為高電平的時(shí)候，下級(jí)電路實(shí)際輸入為VDD-VTN

④當(dāng)上級(jí)輸入為低電平的時(shí)候，下級(jí)電路實(shí)際輸入為0V

pmos：

①雙向?qū)?

②當(dāng)開(kāi)關(guān)(柵極)為0的時(shí)候，下級(jí)電路輸入不確定

③當(dāng)上級(jí)輸入為高電平的時(shí)候，下級(jí)電路實(shí)際輸入為VDD

④當(dāng)上級(jí)輸入為低電平的時(shí)候，下級(jí)電路實(shí)際輸入為|VTP|

15、CMOS傳輸門：需要一對(duì)互補(bǔ)的控制信號(hào)，VC=VDD時(shí)，NMOS和PMOS都導(dǎo)通，CMOS傳輸門導(dǎo)通

16、動(dòng)態(tài)cmos電路：由于我們的下拉電路取0的時(shí)候，只要上拉電路輸出1，我們就可以實(shí)現(xiàn)一個(gè)門電路，于是就有了動(dòng)態(tài)cmos電路：

下拉網(wǎng)絡(luò)：邏輯塊&增加 MN

上拉網(wǎng)絡(luò)：MP

MN和MP受同一時(shí)鐘控制， 上、下拉網(wǎng)絡(luò)不會(huì)同時(shí)導(dǎo)通

每次需要一個(gè)時(shí)鐘周期，分別作了預(yù)充與求值兩件事：

①φ=0：

預(yù)充，MP將CL充電至VDD

②φ=1

求值，NMOS邏輯塊決定下拉網(wǎng)絡(luò)是否導(dǎo)通

下拉導(dǎo)通，CL放電至0V

下拉關(guān)閉，CL保持預(yù)充高電平

此時(shí)有：

17、比較：

①靜態(tài)cmos：只要不斷電，輸出信息可以長(zhǎng)久保持

②動(dòng)態(tài)cmos：需要預(yù)充和求值：

預(yù)沖：利用電容的存儲(chǔ)效應(yīng)來(lái)預(yù)沖(一定時(shí)間段保持)

求值：只需要考慮下拉電路導(dǎo)通時(shí)的時(shí)延

優(yōu)點(diǎn)：減小面積、提高速度

18、動(dòng)態(tài)多米諾cmos電路：是一個(gè)級(jí)聯(lián)電路，基于單一時(shí)鐘，預(yù)充+求值兩個(gè)過(guò)程。需要在級(jí)聯(lián)之間加反相器。

五、數(shù)字集成電路子系統(tǒng)設(shè)計(jì)

1、隨機(jī)存儲(chǔ)器RAM：分靜態(tài)存儲(chǔ)器SRAM(cache)與動(dòng)態(tài)存儲(chǔ)器DRAM(內(nèi)存)。

2、SRAM單元：

實(shí)際上就是兩個(gè)反相器的交叉耦合：

以上中，BL和BL!分別是輸入或輸出數(shù)據(jù)的正值與反值。同理，D和D!分別是存儲(chǔ)數(shù)據(jù)的正值與反值

讀操作：假設(shè)D=0

①預(yù)充階段：此時(shí)位線BL和BL!由敏感放大器電路充至 1/2 VDD;字線WL=0，傳輸開(kāi)關(guān)M5和M6截止

②傳輸開(kāi)關(guān)打開(kāi)：此時(shí)字線WL=1

③讀數(shù)據(jù)：M5導(dǎo)通，電流 i1 從 BL 流進(jìn)，M6導(dǎo)通，電流 i2 流出到 BL!，敏感放大器迅速呈現(xiàn)和存儲(chǔ)數(shù)據(jù)一樣的狀態(tài)

為了讓數(shù)據(jù)不受干擾，保證：

①D處電壓 < M3閾值電壓

②D!處電壓 > VDD - |VTP|，保持M2截止

最終，如圖所示，BL為0，BL!為1：

寫(xiě)操作：位線將被寫(xiě)入單元中的數(shù)據(jù)初始化，BL = Data, BL! = Data!

字線WL=VDD，開(kāi)關(guān)導(dǎo)通

充放電寫(xiě)入數(shù)據(jù)

3、DRAM單元：

只需要一個(gè)晶體管和一個(gè)電容器可以實(shí)現(xiàn)存儲(chǔ)1bit。用電容取代雙穩(wěn)態(tài)電路，相當(dāng)于用電容的電壓來(lái)存儲(chǔ)數(shù)據(jù)，因泄漏電流，電容信息會(huì)衰減，所以需要定時(shí)刷新。使用nmos當(dāng)選中開(kāi)關(guān)。

寫(xiě)操作：BL為待寫(xiě)入數(shù)據(jù)，WL為高電平，這個(gè)時(shí)候，如果輸入為0，電容放電，存儲(chǔ)邏輯0;若輸入為1，電容充電，存儲(chǔ)邏輯1，但不一定能夠到達(dá)高電平，只能達(dá)到VG-VTN(開(kāi)關(guān)的限定)

讀操作：位線預(yù)充，字線選中，mos管導(dǎo)通，這個(gè)時(shí)候CBL和CC電荷共享，位線電壓稍微發(fā)生變化，位線電壓改變的幅度和極性符號(hào)與存儲(chǔ)信息有關(guān)：

4、地址譯碼器：

具體情況如下：

其存儲(chǔ)打開(kāi)之后，可以看到是這么的一個(gè)情況：

在其中，接入了nmos管的是0，沒(méi)有的是1

5、敏感放大器：主要有差分感應(yīng)放大器和預(yù)充電電路兩個(gè)部分。

讀操作(加上敏感放大器)：

①預(yù)沖：φP升高，激活預(yù)充電電路，位線BL和BL!電壓相等，φP降低

②位線電壓差：字線WL升高，存儲(chǔ)單元與位線BL和BL!相連，BL和BL!產(chǎn)生電壓差

③敏感放大器工作：φS升高，放大器根據(jù)電壓差，正反饋

6、ROM：只讀存儲(chǔ)器，斷電后，信息不丟失;寫(xiě)：可編程ROM，如下所示，和地址譯碼器很像：

7、D鎖存器：

當(dāng)C=1，傳輸門1導(dǎo)通，傳輸門2截止;數(shù)據(jù)D傳入更新Q、Q!

當(dāng)C=0，傳輸門1截止，傳輸門2導(dǎo)通;Q和Q!保持

8、RS觸發(fā)器：

R=1 & S=1，Q和Q!都為0，然而若R、S同時(shí)返回0，則輸出不確定，即如圖：

9、D觸發(fā)器用于時(shí)序邏輯，如寄存器(級(jí)聯(lián)電路，需要考慮同步);D鎖存器用于組合邏輯(不需要考慮同步)

10、指令執(zhí)行過(guò)程：

①取指令：程序計(jì)數(shù)器(PC)->待執(zhí)行指令的位置，根據(jù)PC讀出指令,送到IR

②指令譯碼：指令譯碼邏輯翻譯指令信息(指令的類型、操作、操作數(shù)或操作數(shù)地址、計(jì)算結(jié)果的地址)，產(chǎn)生對(duì)應(yīng)的控制信號(hào)

③取操作數(shù)：CPU按照指令譯碼階段提取出來(lái)的地址，取出操作數(shù)送到ALU等運(yùn)算器

④執(zhí)行過(guò)程：運(yùn)算器中的算術(shù)邏輯單元、移位器、乘法器等模塊，對(duì)取來(lái)的操作數(shù)進(jìn)行運(yùn)算

⑤存運(yùn)算結(jié)果：指令執(zhí)行后的結(jié)果，根據(jù)指令要求，存到寄存器或存儲(chǔ)器中

11、1位全加器：

公式如下：

真值表如下：

12、行波進(jìn)位加法器：

進(jìn)位產(chǎn)生信號(hào)G，進(jìn)位傳遞信號(hào)P

13、超前進(jìn)位加法器：

公式如下：

假設(shè)n位加法器可以分為k組，每組4位。則其中一組的進(jìn)位輸出邏輯可以表示為：

每組可以并行運(yùn)算GG和GP，經(jīng)過(guò)一級(jí)邏輯門就可以得到組進(jìn)位輸出信號(hào)。