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[導(dǎo)讀]SystemVerilog引入了面向?qū)ο蟮乃枷?。?duì)象句柄為語言提供了一種安全的、類似于指針的機(jī)制。類提供了繼承和抽象建模的能力,這就將不帶有任何類型安全性問題的C函數(shù)指針的優(yōu)點(diǎn)引入到了SystemVerilog中,因此它為Verilog帶來了真正的多態(tài)性。它包含了數(shù)據(jù)以及對(duì)數(shù)據(jù)進(jìn)...

SystemVerilog 引入了面向?qū)ο?/a>的思想。對(duì)象句柄為語言提供了一種安全的、類似于指針的機(jī)制。


類提供了繼承和抽象建模的能力,這就將不帶有任何類型安全性問題的 C 函數(shù)指針的優(yōu)點(diǎn)引入到了
SystemVerilog 中,因此它為 Verilog 帶來了真正的多態(tài)性。


它包含了數(shù)據(jù)以及對(duì)數(shù)據(jù)進(jìn)行操作的成員函數(shù)(函數(shù)和任務(wù))。類的數(shù)據(jù)被稱為類屬性,它的子程序被稱為方法,無論是類屬性還是方法都是類的成員。類屬性和方法結(jié)合在一起,定義了某種類型的對(duì)象的內(nèi)容和能力。

由于其繼承了面向?qū)ο?/a>的思想,因此在 SV 中可以定義類,然后例化,例如下面的代碼。

class X_mac_env extends uvm_env; X_mac_agent input_agt;//用于向 DUT 發(fā)送數(shù)據(jù)在實(shí)例化中,配置為 ACTIVE 模式 X_mac_agent output_agt;//用于向 DUT 接收數(shù)據(jù),配置為 PASSIVE 模式 X_mac_reference_model X_mac_model;//實(shí)例化 model 和 scoreboard X_mac_scoreboard X_mac_scb;//定義了三個(gè) fifo,用于連接 scoreboard 的兩個(gè)接口和 reference model 的一個(gè)接口??uvm_tlm_analysis_fifo?#(X_mac_reg_transaction?) reg_agt_mdl_fifo?;//i_agt<==>ref?model??uvm_tlm_analysis_fifo?#(eth_frame_transaction?) eth_agt_mdl_fifo?;//i_agt<==>ref?model??uvm_tlm_analysis_fifo?#(fec_frame_transaction?) X_mac_agt_mdl_fifo;//i_agt<==>ref?model??uvm_tlm_analysis_fifo?#(X_mac_reg_transaction?) reg_agt_scb_fifo?;//o_agt<==>scb??uvm_tlm_analysis_fifo?#(eth_frame_transaction?) eth_agt_scb_fifo?;//o_agt<==>scb??uvm_tlm_analysis_fifo?#(fec_frame_transaction?) X_mac_agt_scb_fifo;//o_agt<==>scb???uvm_tlm_analysis_fifo?#(X_mac_reg_transaction?)?reg_mdl_scb_fifo?;//ref<==>scb??uvm_tlm_analysis_fifo?#(eth_frame_transaction?)?eth_mdl_scb_fifo?;//ref<==>scb??uvm_tlm_analysis_fifo?#(fec_frame_transaction?)?X_mac_mdl_scb_fifo;//ref?<==>scb extern function new(string name,uvm_component parent); extern virtual function void build_phase(uvm_phase phase); extern virtual function void connect_phase(uvm_phase phase); `uvm_component_utils(X_mac_env)endclass

像在 env 這個(gè)類中,就例化了兩個(gè) X_mac_agent、 refernence model

scoreboard,另外例化了 9 個(gè) fifo,使用十分方便。

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