具有電流檢測(cè)功能的電路的設(shè)計(jì)方案

1 引言

通常所說(shuō)的電流檢測(cè)是用來(lái)檢測(cè)某部件、或者導(dǎo)線通過(guò)的電流，一般用互感器、分流器等將電流信號(hào)轉(zhuǎn)化成電壓信號(hào)，然后再對(duì)其進(jìn)行處理放大，作為后面電路保護(hù)、檢測(cè)使用。目前，已經(jīng)有很多不同的電流檢測(cè)技術(shù)已被公布或?qū)嵤?。其中常用的直流電流檢測(cè)方法主要是通過(guò)串聯(lián)電阻或者基于霍爾效應(yīng)原理進(jìn)行，在通常情況下被測(cè)電流信號(hào)較大，串聯(lián)電阻對(duì)輸入電流信號(hào)的影響可以忽略不計(jì)，但隨著科技發(fā)展的需要，被檢測(cè)信號(hào)日漸減小，在系統(tǒng)電路中如果直接串聯(lián)電阻，會(huì)影響前級(jí)電路工作，導(dǎo)致被測(cè)電流信號(hào)的大小發(fā)生改變，此時(shí)這一影響已經(jīng)不能再被忽略。

為了檢測(cè)小電流信號(hào)，同時(shí)實(shí)現(xiàn)將輸入的電流信號(hào)縮小的功能，以便滿(mǎn)足后續(xù)處理電路的要求，本文給出了一種不同于傳統(tǒng)電流檢測(cè)電路中常用的兩類(lèi)實(shí)現(xiàn)方法--電阻檢測(cè)和電流互感器檢測(cè)的檢測(cè)電路，區(qū)別于采用電阻、電容以及電感等無(wú)源器件作為主要結(jié)構(gòu)的電路，設(shè)計(jì)了一款由MOS管為主要結(jié)構(gòu)組成的電流檢測(cè)電路。它能夠在實(shí)現(xiàn)電流縮放的同時(shí)，克服因?qū)υ措娏鳟a(chǎn)生較大影響而使得輸入電流信號(hào)有較大改變的問(wèn)題。

2 電流檢測(cè)電路原理及設(shè)計(jì)優(yōu)化

2.1 設(shè)計(jì)要求

本文的設(shè)計(jì)依托于汽車(chē)電子國(guó)家項(xiàng)目服務(wù)設(shè)計(jì)平臺(tái)，項(xiàng)目中要求的電流檢測(cè)電路主要要求實(shí)現(xiàn)將大電流信號(hào)縮小，最終得到較小的電流信號(hào)輸出，以便為后續(xù)電路模塊提供符合要求的電流值。同時(shí)要求，在得到較小輸出電流的同時(shí)要保證輸入電流值不能發(fā)生變化。設(shè)計(jì)要求實(shí)現(xiàn)輸出電流與輸入電流相比達(dá)到縮小3600倍的目標(biāo)，同時(shí)要求有較好的線性度。

2.2 結(jié)構(gòu)設(shè)計(jì)

本文設(shè)計(jì)的電流檢測(cè)電路主要是實(shí)現(xiàn)將輸入電流縮小以便后面對(duì)電流進(jìn)行其他相關(guān)操作，比如過(guò)流保護(hù)等。需要注意的是在得到較小輸出電流的同時(shí)不能夠改變輸入電流，或者是對(duì)其產(chǎn)生較大的影響，因此不能夠直接采用電阻分壓的形式。另外還期望該電路電流變化的精度能夠達(dá)到合理范圍，以及具有穩(wěn)定的輸出電流。然而電阻在實(shí)際應(yīng)用中不確定因素較大，溫度、工藝等導(dǎo)致方塊電阻的穩(wěn)定性不是很好，波動(dòng)較大，可能會(huì)導(dǎo)致最終流片后得到的電阻值與最初設(shè)計(jì)有較大偏差，影響電路性能。這兩點(diǎn)是該電路設(shè)計(jì)需要解決的關(guān)鍵問(wèn)題，也是進(jìn)行設(shè)計(jì)的難點(diǎn)。

一般而言，電流鏡的一個(gè)關(guān)鍵特性是：它可以精確地復(fù)制電流而不受工藝和溫度的影響，同時(shí)這種結(jié)構(gòu)特性本身決定了它對(duì)輸入電流幾乎沒(méi)有影響。綜合考慮上述設(shè)計(jì)要求以及前端電路輸出端的電路結(jié)構(gòu)，最終確定采用電流鏡結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)。

在電流鏡結(jié)構(gòu)中，Iout與IREF(標(biāo)準(zhǔn)電流，這里即為輸入電流)的比值由器件尺寸的比率決定，該值可以控制在合理的精度范圍內(nèi)。需要注意的是，電流鏡中的所有晶體管通常都采用相同的柵長(zhǎng)，以減小由于源漏區(qū)邊緣擴(kuò)散(LD)所產(chǎn)生的誤差。而且，短溝器件的閾值電壓對(duì)溝道長(zhǎng)度有一定的依賴(lài)性。因此，電流值之比只能通過(guò)調(diào)節(jié)晶體管的寬度來(lái)實(shí)現(xiàn)。另外，對(duì)器件寬度的調(diào)節(jié)實(shí)際上是通過(guò)多個(gè)單元晶體管并聯(lián)來(lái)實(shí)現(xiàn)的，而不是簡(jiǎn)單地設(shè)計(jì)改變一個(gè)器件的寬度。同時(shí)考慮到版圖以及工藝對(duì)電路性能的影響，在設(shè)計(jì)時(shí)晶體管需要盡量采用對(duì)稱(chēng)結(jié)構(gòu)。最終確定的電路結(jié)構(gòu)詳見(jiàn)圖1.

圖1 電流檢測(cè)電路結(jié)構(gòu)圖

根據(jù)電路結(jié)構(gòu)可以直接計(jì)算得出電路理論上實(shí)現(xiàn)電流縮小3600倍。電路中各個(gè)晶體管尺寸的最終確定是通過(guò)對(duì)不同器件尺寸電路的仿真結(jié)果對(duì)比得到的。

3 優(yōu)化及其仿真

首先確定對(duì)于晶體管柵長(zhǎng)的選取。根據(jù)電流鏡結(jié)構(gòu)特點(diǎn)，通常電流鏡中的所有晶體管都采用相同的柵長(zhǎng)。在設(shè)計(jì)時(shí)還需要考慮最終流片時(shí)所采用工藝的要求。本次流片采用的是0.5 μm的工藝，因此L值亦不能過(guò)小，否則電路的性能會(huì)對(duì)工藝準(zhǔn)確度有很大的依賴(lài)性。通過(guò)對(duì)不同長(zhǎng)度下電路仿真結(jié)果(如圖2所示)的分析，可以知道在L=1 μm時(shí)電路的線性度最佳，能夠很好地滿(mǎn)足合理的精度要求。

圖2 MOS管L值對(duì)電路性能影響仿真

綜合考慮各方面因素，在選取MOS管的柵長(zhǎng)時(shí)最終確定L=1 μm為較優(yōu)方案進(jìn)行電路的搭建。這也說(shuō)明了電流鏡結(jié)構(gòu)中應(yīng)采用改變MOS管的寬度調(diào)節(jié)電流的比例。

接下來(lái)討論晶體管寬度的確定。晶體管寬度的比例值直接決定了整個(gè)電路對(duì)電流縮小的倍數(shù)。圖3是晶體管寬度取2~8 μm依次改變下的仿真結(jié)果圖。

需要注意的是當(dāng)寬度較大時(shí)，整個(gè)晶體管所占面積也會(huì)明顯增加，另外使用NMOS管和PMOS管的數(shù)量也會(huì)對(duì)電路性能產(chǎn)生一定的影響。所以綜合考慮電路變化倍數(shù)的需要、精度的要求以及版圖面積等多方面因素，最終確定圖1中給出的電路結(jié)構(gòu)。

圖3 不同寬度下的電路性能仿真

4 性能仿真及測(cè)試結(jié)果

4.1 仿真結(jié)果

首先，對(duì)電路的輸出特性進(jìn)行仿真測(cè)試。給電路增加不同阻值的負(fù)載R1,分別進(jìn)行仿真測(cè)試，觀察其輸出特性變化，結(jié)果如圖4所示。[!--empirenews.page--]

圖4 不同R1下的電路性能仿真

從圖4中可以很清楚地看到，當(dāng)電路加載不同負(fù)載時(shí)電路的輸出結(jié)果幾乎完全重合，說(shuō)明負(fù)載對(duì)輸出結(jié)果基本沒(méi)有影響。這個(gè)結(jié)果很好地說(shuō)明了該電路結(jié)構(gòu)具有很穩(wěn)定的輸出特性，電路設(shè)計(jì)能夠較好地實(shí)現(xiàn)穩(wěn)定輸出的設(shè)計(jì)目標(biāo)。

同時(shí)從圖4中標(biāo)注的兩個(gè)特殊點(diǎn)可以很好地看出這種電路結(jié)構(gòu)最終實(shí)現(xiàn)電路電流變化值與理論值相差較小。對(duì)電路進(jìn)行的后仿真結(jié)構(gòu)與前仿結(jié)果相差甚小，所以可以說(shuō)整個(gè)電路在考慮到了工藝波動(dòng)性的前提下，能夠基本滿(mǎn)足線性度的要求，正常實(shí)現(xiàn)電路功能。

4.2 測(cè)試結(jié)果

圖5為電流檢測(cè)電路最終進(jìn)行流片時(shí)的版圖?？梢钥吹秸麄€(gè)電路核心幾乎全部是由MOS管構(gòu)成。表l是對(duì)芯片中該電路進(jìn)行測(cè)試的最終結(jié)果，由于測(cè)試條件限制，只能給出一些不連續(xù)的電流值點(diǎn)作為輸入。在測(cè)試中，我們對(duì)多個(gè)電路進(jìn)行了測(cè)量，大部分電路的測(cè)試結(jié)果都比較接近，表l給出了其中較為典型的兩組數(shù)據(jù)。

圖5 電流檢測(cè)電路的版圖

表l 較為典型的兩組測(cè)試數(shù)據(jù)

通過(guò)測(cè)試結(jié)果可以看出整個(gè)電路基本實(shí)現(xiàn)了設(shè)計(jì)的功能要求，完成了將電流縮小的功能。表格中給出的兩組數(shù)據(jù)結(jié)果的放大倍數(shù)與仿真結(jié)果相差不大，基本達(dá)到了設(shè)計(jì)要求。而在實(shí)際測(cè)試中還出現(xiàn)了一組偏差較大的數(shù)據(jù)，這些測(cè)試數(shù)據(jù)結(jié)果是選取不同5×5芯片內(nèi)的電路進(jìn)行測(cè)試的。這說(shuō)明由于工藝問(wèn)題，不同位置的電路存在著一定的性能偏差，個(gè)別電路的性能可能不是十分理想。但這是在設(shè)計(jì)考慮之內(nèi)的工藝偏差，同時(shí)也說(shuō)明了該工藝存在著不穩(wěn)定性。

為了更直觀地看到電路電流變化特性，我們將表l的第二組數(shù)據(jù)繪制成曲線，結(jié)果見(jiàn)圖6.通過(guò)數(shù)據(jù)整理計(jì)算，可以知道測(cè)試結(jié)果與仿真結(jié)果相差1 μA左右，并且當(dāng)輸入電流值越大，偏差會(huì)略有所減小，相對(duì)得到的輸出電流的精度越高。整個(gè)電路能夠較好地實(shí)現(xiàn)電路縮小功能，并且能夠達(dá)到設(shè)計(jì)要求的3600倍的縮小值。同時(shí)測(cè)試結(jié)果的線性度在合理范圍之內(nèi)。

整體上，最終的測(cè)試結(jié)果是可以被接受的，這說(shuō)明電路能夠較好地實(shí)現(xiàn)其功能。

5 數(shù)據(jù)提取

隨著信息產(chǎn)業(yè)的飛速發(fā)展，IP核的使用日益受到業(yè)界關(guān)注。據(jù)Dataquest統(tǒng)計(jì)，IP核已經(jīng)成為一項(xiàng)產(chǎn)業(yè)。而該電路的設(shè)計(jì)正是為了實(shí)現(xiàn)IP核模塊的設(shè)計(jì)，所以在完成基本的電路設(shè)計(jì)以及流片、測(cè)試工作之后，還要對(duì)相關(guān)數(shù)據(jù)進(jìn)行打包處理，以便于IP核的復(fù)用。數(shù)據(jù)處理包括提取電路的LEF文件以及邏輯功能(Verilog-A代碼)的編寫(xiě)工作。

圖6 電流檢測(cè)電路測(cè)試結(jié)果圖

LEF文件的產(chǎn)生使用的是Cadence公司的數(shù)據(jù)提取工具Abstracts Generating進(jìn)行IP核數(shù)據(jù)提取。Abstract主要根據(jù)三種基本數(shù)據(jù)--TECH.lef、需要提取的各電路版圖信息(GDSII)和MAP對(duì)電路各種器件、管腳信息進(jìn)行提取，得到lef文件abstract.lef.

邏輯功能是用一種高層次模擬電路硬件描述語(yǔ)言Verilog-A代碼進(jìn)行編寫(xiě)的。圖7展示了該代碼經(jīng)過(guò)仿真驗(yàn)證結(jié)果與上面電路結(jié)構(gòu)的仿真基本一致，說(shuō)明所寫(xiě)代碼能夠正常實(shí)現(xiàn)電流檢測(cè)的功能。這樣就完成了對(duì)該電路邏輯功能的編寫(xiě)以及數(shù)據(jù)提取的基本工作，為IP核的復(fù)用提供了數(shù)據(jù)支持。

圖7 VerilogA代碼仿真結(jié)果

6 結(jié)語(yǔ)

本文中的電流檢測(cè)電路采用有源器件完成電路設(shè)計(jì)，基本實(shí)現(xiàn)了電流檢測(cè)的功能，在電路設(shè)計(jì)過(guò)程中綜合考慮性能要求以及工藝限制進(jìn)行結(jié)構(gòu)的優(yōu)化。