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[導(dǎo)讀]a) 什么是Setup 和Holdup時(shí)間? b) 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?

漢王筆試
下面是一些基本的數(shù)字電路知識(shí)問題,請(qǐng)簡(jiǎn)要回答之。
a) 什么是Setup 和Holdup時(shí)間?
b) 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?
c) 請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?
d) 什么是"線與"邏輯,要實(shí)現(xiàn)它,在硬件特性上有什么具體要求?
e) 什么是同步邏輯和異步邏輯?
f) 請(qǐng)畫出微機(jī)接口電路中,典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接口、控制接口、所存器/緩沖器)。
g) 你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?

2、 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要,請(qǐng)問:
a) 你所知道的可編程邏輯器件有哪些?
b) 試用VHDLVERILOG、ABLE描述8位D觸發(fā)器邏輯。
3、 設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件(如PROTEL)進(jìn)行設(shè)計(jì)(包

括原理圖和PCB圖)到調(diào)試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)注意哪些問題?

飛利浦-大唐筆試歸來

1,用邏輯們和cmos電路實(shí)現(xiàn)ab+cd
2. 用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或
3. 給了reg的setup,hold時(shí)間,求中間組合邏輯的delay范圍。
4. 如何解決亞穩(wěn)態(tài)
5. 用verilog/vhdl寫一個(gè)fifo控制器
6. 用verilog/vddl檢測(cè)stream中的特定字符串


信威dsp軟件面試題~

)DSP和通用處理器在結(jié)構(gòu)上有什么不同,請(qǐng)簡(jiǎn)要畫出你熟悉
的一種DSP結(jié)構(gòu)圖

2)說說定點(diǎn)DSP和浮點(diǎn)DSP的定義(或者說出他們的區(qū)別)

3)說說你對(duì)循環(huán)尋址和位反序?qū)ぶ返睦斫?

4)請(qǐng)寫出【-8,7】的二進(jìn)制補(bǔ)碼,和二進(jìn)制偏置碼。
用Q15表示出0.5和-0.5

揚(yáng)智電子筆試

你們都能答上嗎?(tty1 各企業(yè)筆試實(shí)錄) 第二題:集成電路前段設(shè)計(jì)流程,寫出相關(guān)的工具。
第三題:名詞IRQ,BIOS,USB,VHDL,SDR
第四題:unix 命令cp -r, rm,uname
第五題:用波形表示D觸發(fā)器的功能
第六題:寫異步D觸發(fā)器的verilog module
第七題:What is PC Chipset?
第八題:用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器
第九題:畫狀態(tài)機(jī),接受1,2,5分錢的賣報(bào)機(jī),每份報(bào)紙5分錢。

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要點(diǎn): 有效應(yīng)對(duì)環(huán)境變化,經(jīng)營業(yè)績穩(wěn)中有升 落實(shí)提質(zhì)增效舉措,毛利潤率延續(xù)升勢(shì) 戰(zhàn)略布局成效顯著,戰(zhàn)新業(yè)務(wù)引領(lǐng)增長 以科技創(chuàng)新為引領(lǐng),提升企業(yè)核心競(jìng)爭(zhēng)力 堅(jiān)持高質(zhì)量發(fā)展策略,塑強(qiáng)核心競(jìng)爭(zhēng)優(yōu)勢(shì)...

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