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芯片驗(yàn)證工程師

所屬頻道 公眾號(hào)精選

  • 在驗(yàn)證中采用最新技術(shù)的缺點(diǎn)！

    “驗(yàn)證很多人都清楚，驗(yàn)證技術(shù)一直在發(fā)展，個(gè)人技術(shù)成長(zhǎng)不進(jìn)則退。于是采用最新的驗(yàn)證方法和趨勢(shì)是很多驗(yàn)證牛人趨之若鶩的事情。一旦驗(yàn)證大佬嘗試了某個(gè)事情，可能很快就會(huì)在團(tuán)隊(duì)傳播起來，這就是偶像效應(yīng)。這時(shí)候，這項(xiàng)技術(shù)仿佛就是經(jīng)過檢驗(yàn)了的真理，也不管實(shí)際的應(yīng)用場(chǎng)景和根本邏輯了。這些新技術(shù)包...

  • VLSI面試問題

    1、仿真（SIMULATION）和綜合（SYNTHESIS）之間的區(qū)別是什么？Simulation

  • 中斷的本質(zhì)是外部給CPU的一個(gè)數(shù)字信號(hào)？

    對(duì)又不對(duì)。對(duì)：中斷的主要源頭都是來自外部的，因而它主要想解決外部的觸發(fā)問題，內(nèi)部的問題是捎帶著處理一下。所謂"外部"的中斷信號(hào)，要看有多"外"。有在cpu外面，但是仍然是芯片里面的，比如uart，i2c，pwm，timer，看門狗等總線上掛接設(shè)備發(fā)的中斷，我們暫且叫他們第一類中斷...

  • 不要讓這10個(gè)驗(yàn)證思維毀掉你

    1、這是繼承的代碼，不需要驗(yàn)證。你100%確定這個(gè)代碼經(jīng)過完備驗(yàn)證么？你確定沒有人后來修改過么？你確定和這個(gè)代碼相關(guān)的一切都沒有變化么？?2、我可以在5分鐘內(nèi)想出一個(gè)補(bǔ)丁。只要你確定你的驗(yàn)證環(huán)境不會(huì)成為一個(gè)屎山。問問你自己，一周以后你還記得這段代碼是什么意思么？與其花幾個(gè)小時(shí)修改...

  • 數(shù)字芯片綜合面試問題

    1、為設(shè)計(jì)執(zhí)行綜合時(shí)使用的各種設(shè)計(jì)約束是什么？1.1、創(chuàng)建時(shí)鐘（頻率、占空比）。1.2、定義輸入端口的transition-time要求1.3、指定輸出端口的負(fù)載值1.4、對(duì)于輸入和輸出，指定延遲值（輸入延遲和輸出延遲），這些延遲已經(jīng)被相鄰芯片消耗。1.5、指定case-sett...

  • 互聯(lián)網(wǎng)/芯片驗(yàn)證/烤面筋和理發(fā)師，也許賺得差不多

    芯片驗(yàn)證通常被視為設(shè)計(jì)的衍生。十年前的驗(yàn)證不如設(shè)計(jì)那么重要，新手的設(shè)計(jì)經(jīng)常被安排進(jìn)行一些驗(yàn)證，大多數(shù)驗(yàn)證工程師想要成為設(shè)計(jì)也就不足為奇了。但現(xiàn)在，驗(yàn)證可能是比設(shè)計(jì)更有利可圖的職業(yè)選擇，許多有經(jīng)驗(yàn)的人會(huì)堅(jiān)持驗(yàn)證，而不會(huì)考慮轉(zhuǎn)向設(shè)計(jì)。一般估計(jì)，70%的芯片開發(fā)周期用于功能驗(yàn)證。驗(yàn)證工...

  • 亞穩(wěn)態(tài)介紹

    從外部世界到時(shí)鐘電路的任何異步輸入都是一個(gè)不可靠的信號(hào)來源，因?yàn)榭偸怯懈怕试诋惒叫盘?hào)正在改變的時(shí)候采樣。?同步電路，例如觸發(fā)器能指定Setup時(shí)間和Hold時(shí)間，而異步電路卻不行。異步電路可能采樣到1)轉(zhuǎn)換前信號(hào)的狀態(tài)。2)轉(zhuǎn)換后信號(hào)的狀態(tài)。3)觸發(fā)器變成亞穩(wěn)態(tài)。?前兩種可能性對(duì)...

  • 深刻理解跨時(shí)鐘域:三個(gè)主要問題和解決方案

    如今，SoCs正變得越來越復(fù)雜，數(shù)據(jù)經(jīng)常從一個(gè)時(shí)鐘域傳輸?shù)搅硪粋€(gè)時(shí)鐘域。上圖信號(hào)A由C1時(shí)鐘域觸發(fā)，被C2時(shí)鐘域采樣。根據(jù)這兩個(gè)時(shí)鐘之間的關(guān)系，在將數(shù)據(jù)從源時(shí)鐘傳輸?shù)侥繕?biāo)時(shí)鐘時(shí)，可能會(huì)出現(xiàn)不同類型的問題，并且這些問題的解決方案也有所不同。本文討論了不同類型的跨時(shí)鐘域，以及每種類型...

  • 同步和異步跨時(shí)鐘域示例分析

    本文主要介紹各種類型的跨時(shí)鐘域問題。同步時(shí)鐘是指具有已知相位和頻率關(guān)系的時(shí)鐘。這些時(shí)鐘本質(zhì)上是來自同一時(shí)鐘源。根據(jù)相位和頻率關(guān)系，可分為以下幾類：具有相同頻率和零相位差的時(shí)鐘具有相同頻率和固定相位差的時(shí)鐘具有不同頻率和可變相位差的時(shí)鐘整數(shù)倍時(shí)鐘非整數(shù)倍時(shí)鐘具有相同頻率和零相位差的...

  • 跨時(shí)鐘域數(shù)據(jù)傳輸上的驗(yàn)證考量

    跨時(shí)鐘域驗(yàn)證可分為結(jié)構(gòu)驗(yàn)證和功能驗(yàn)證兩類。結(jié)構(gòu)驗(yàn)證確保在需要的地方添加了適當(dāng)?shù)耐竭壿?。功能?yàn)證確保已添加的邏輯實(shí)現(xiàn)了預(yù)期的功能。僅通過執(zhí)行結(jié)構(gòu)驗(yàn)證，就可以檢測(cè)到許多CDC問題。這些檢查比功能驗(yàn)證更簡(jiǎn)單、更快。因此，驗(yàn)證應(yīng)從結(jié)構(gòu)檢查開始，檢測(cè)到的問題應(yīng)在轉(zhuǎn)向功能驗(yàn)證之前進(jìn)行修復(fù)。...

  • 收好這份驗(yàn)證工程師的學(xué)習(xí)曲線！

    學(xué)習(xí)曲線的定義為"在一定時(shí)間內(nèi)獲得的技能或知識(shí)的速率"。對(duì)于驗(yàn)證工程師，哪一種工作環(huán)境能提供最大的學(xué)習(xí)機(jī)會(huì)？1)IP驗(yàn)證2)SOC驗(yàn)證3)驗(yàn)證IP開發(fā)在工作時(shí)所具備的技能應(yīng)該符合整個(gè)行業(yè)的要求，并且應(yīng)該可以跨公司攜帶。假設(shè)你正在使用該公司的內(nèi)部工具對(duì)處理器設(shè)計(jì)進(jìn)行驗(yàn)證，方法和工具...

  • 提高驗(yàn)證效率，做一個(gè)不加班不丟球的高質(zhì)量人類驗(yàn)證工程師

    相信很多人都聽說過這樣的一個(gè)論斷：“功能驗(yàn)證需要占用芯片設(shè)計(jì)周期的70%”。編寫測(cè)試計(jì)劃/可重用驗(yàn)證環(huán)境/設(shè)計(jì)斷言、定位RTLbug、實(shí)現(xiàn)代碼覆蓋和功能覆蓋目標(biāo)以及門級(jí)仿真和調(diào)試，是功能驗(yàn)證工程師在tapeout前經(jīng)歷的一些常見活動(dòng)。如果DUT有更多的bug，驗(yàn)證工程師的工作就會(huì)...

  • SystemVerilog中還有一個(gè)final?block

    相信很多人都知道并且使用過Verilog中的initial語句塊，用來初始化一些變量、持續(xù)生成時(shí)鐘和復(fù)位信號(hào)以及setvirtualinterface等等。finalblock是在SystemVerilog中引入的一個(gè)新概念。final?begin????????$display...

  • 3個(gè)SystemVerilog新特性！

    3個(gè)SystemVerilog新特性！01`begin_keyword`end_keyword硬件描述語言中有很多特殊的編譯或者綜合等工具的預(yù)執(zhí)行指令，在某些場(chǎng)景下我們可以利用一下HDL之外的語法去指導(dǎo)工具，而不是信馬由韁。這兩個(gè)define可以在代碼的任何部分之間使用，以保持S...

  • 什么造就一個(gè)NB的驗(yàn)證團(tuán)隊(duì)

    01順“勢(shì)”而為這個(gè)“勢(shì)”不是指黑惡勢(shì)力，也不是辦公室政治。驗(yàn)證技術(shù)一直在以非?？斓乃俣劝l(fā)展，優(yōu)秀的驗(yàn)證團(tuán)隊(duì)?wèi)?yīng)該跟隨前沿的驗(yàn)證技術(shù)，并在項(xiàng)目中實(shí)施這些技術(shù)內(nèi)化為團(tuán)隊(duì)的能力。普通和平庸的團(tuán)隊(duì)往往缺少技術(shù)的挖掘和交流，只根據(jù)以往的經(jīng)驗(yàn)和方式謀生。02技術(shù)分享驗(yàn)證團(tuán)隊(duì)要想出彩，最重要的...