瑞薩 開發(fā)新型DSP核

  瑞薩科技公司（Renesas）宣布，已開發(fā)出一種高速、低功耗可合成DSP（數(shù)字信號(hào)處理器）核*1系統(tǒng)級(jí)芯片（SoC）器件。該DSP核采用了一種包括飽和預(yù)測(cè)器電路的新型飽和處理方法*2，以及可提高運(yùn)行速度的分層結(jié)構(gòu)布局技術(shù)。這些技術(shù)進(jìn)展有助于實(shí)現(xiàn)比以前的瑞薩DSP設(shè)計(jì)快約20%的內(nèi)核速度。

  用于新型特大指令字組（VLIW）*3型可合成DSP核的測(cè)試芯片已采用90nm CMOS工藝制造成功。該內(nèi)核可在1.2V電源電壓條件下實(shí)現(xiàn)1.047GHz的最高工作頻率。在該速度條件下執(zhí)行一次128點(diǎn)（tap）遠(yuǎn)紅外（FIR）濾波器操作的功耗僅為0.10mW/MHz，內(nèi)核的硅片面積非常小巧：約為0.5mm2。
 
  這種DSP核將嵌入在瑞薩的各種SoC器件中，以滿足電子產(chǎn)品和系統(tǒng)的下一代多媒體處理應(yīng)用需求。

  這種DSP核采用的實(shí)現(xiàn)更快運(yùn)行速度的技術(shù)包括兩個(gè)主要方面，如以下所述。

(1) 采用飽和預(yù)測(cè)器電路的新型飽和處理
  DSP可執(zhí)行大量乘加環(huán)路操作。它們使用保護(hù)位來防止算術(shù)運(yùn)算期間的溢出，并進(jìn)行有效的數(shù)據(jù)處理。當(dāng)DSP把一個(gè)保護(hù)位數(shù)據(jù)轉(zhuǎn)換為非保護(hù)位數(shù)據(jù)時(shí)，就會(huì)發(fā)生溢出，該數(shù)據(jù)被轉(zhuǎn)換為一個(gè)指定的最大值或最小值。飽和電路的作用是執(zhí)行溢出檢測(cè)的重要功能。瑞薩科技已開發(fā)出一種新型飽和電路。

  在一個(gè)傳統(tǒng)的飽和電路中，在加法運(yùn)算完成后，就需要執(zhí)行飽和運(yùn)算。如果沒有發(fā)現(xiàn)飽和，飽和電路就會(huì)指示算術(shù)電路的末級(jí)輸出由加法器產(chǎn)生的結(jié)果。如果發(fā)現(xiàn)了飽和，飽和電路就會(huì)同樣指示末級(jí)輸出最大值或最小值。由于這些運(yùn)算必須按照順序一個(gè)接一個(gè)地執(zhí)行，所有它們也成了實(shí)現(xiàn)高速處理的障礙。

  相比之下，新開發(fā)的技術(shù)則是采用以下的運(yùn)算方法：

  (a)  在數(shù)據(jù)輸入到加法器的同時(shí)，檢查電路利用前導(dǎo)零預(yù)測(cè)（LZA）*4來預(yù)測(cè)是否會(huì)發(fā)生飽和。
  (b)  預(yù)測(cè)與加法同時(shí)發(fā)生?；陬A(yù)測(cè)結(jié)果，預(yù)測(cè)器電路指示算術(shù)電路的末級(jí)輸出由加法器產(chǎn)生的結(jié)果，或者輸出指定的最大值或最小值。

  事實(shí)上，平行運(yùn)行的加法器和飽和預(yù)測(cè)器電路增加了處理速度。這種技術(shù)的速度可以比傳統(tǒng)設(shè)計(jì)提高10.5%。

(2)  帶有分層結(jié)構(gòu)的優(yōu)化運(yùn)行速度的布局技術(shù)
  傳統(tǒng)布局的功能模塊周圍有一種分層結(jié)構(gòu)。這就是“關(guān)鍵路徑”，當(dāng)布線長度比較長時(shí)其速度就出現(xiàn)了問題。在開發(fā)新型DSP時(shí)，瑞薩科技分析了對(duì)速度至關(guān)重要的關(guān)鍵路徑，然后創(chuàng)建了一個(gè)專門優(yōu)化運(yùn)行速度的分層結(jié)構(gòu)。這種優(yōu)化旨在縮短關(guān)鍵路徑的布線長度。其主要特性如下：

  (a)  關(guān)鍵路徑不是通過多個(gè)模塊進(jìn)行布線的。
  (b)  算術(shù)單元及其連接它的控制線等旁路電路都捆扎在一個(gè)模塊中。

  仿真顯示，這種優(yōu)化的結(jié)構(gòu)的速度可以比傳統(tǒng)設(shè)計(jì)提高9.3%。

  該技術(shù)細(xì)節(jié)將在2006年6月15日于夏威夷火努魯魯舉行的超大規(guī)模集成電路（VLSI）2006年專題研討會(huì)上宣讀的技術(shù)論文中予以披露。