基于PCI總線數(shù)字信號處理機的硬件設計

摘要：本文介紹了基于PCI總線的DSP數(shù)字信號處理板的硬件結構，并具體的討論了它在設計中的應用方法。
關鍵詞：PCI總線，DSP, PCI9054。
 
引言 

    以INTEL公司為主推出的PCI總線規(guī)范。采用PCI總線設備所具有的配置空間以及PCI總線通過橋接電路與CPU相連的技術使PCI總線具有廣泛的適應性，同時能滿足高速設備的要求。 

    另一方面，DSP的發(fā)展也異常迅速。ADI公司于2001年發(fā)布了其高性能TigerSHARC系列DSP的新成員，采用這樣系列的芯片，可研制出處理能力更強，體積更小，開發(fā)成本更低，性價比更高的信號處理機。并廣泛地應用于信號處理、通信、語音、圖像和軍事等各個領域。

TS101S介紹

    本系統(tǒng)采用美國ADI公司的高性能TigerSHARC 101S作為主處理器，簡稱TS101S。ADSP TS101S處理支持32bit和64bit浮點，以及8、16、32和64bit定點處理。它的靜態(tài)超量結構使DSP每周期能執(zhí)行多達4條指令，進行24個16bit定點運算和6個浮點運算。其內(nèi)部有三條相互獨立的128bit寬度和內(nèi)部數(shù)據(jù)總線，每條連接三個2Mbit內(nèi)部存儲塊中的一個，提供4字的數(shù)據(jù)、指令及I/O訪問和14.4Gbyte/S的內(nèi)部存儲帶寬。以300MHZ時鐘運行時，其內(nèi)核指令周期為3.3ns。在發(fā)揮其單指令多數(shù)據(jù)特點后，ADSP TS101S可以提供每秒24億次40bitMAC運算或6億次80bitMAC運算。以300MHz時鐘運行時，完成1024點復數(shù)FFT（基2）時間僅32.78us。1024點輸入50抽頭FIR需91.67us。

    ADSP TS101S有強大的鏈路口傳輸功能，每個鏈路口傳輸速度已達到250Mbyte/S?？偟逆溌窋?shù)據(jù)率達1Gbyte/S（4個鏈路口），已經(jīng)超過了外部口的傳輸速率（800Mbyte/S）。

信號處理機的硬件結構

    系統(tǒng)結構主要包括A/D轉(zhuǎn)換、數(shù)據(jù)存儲、邏輯控制，時鐘分配和數(shù)據(jù)傳輸五大模塊。以DSP為核心處理單元的信號處理機是以PCI插卡的形式直接插入計算機的PCI總線插槽中。信號處理機通過PCI接口芯片與PCI總線連接，其功能是實現(xiàn)PC機與信號處理機之間數(shù)據(jù)傳輸和存儲。其系統(tǒng)結構圖如圖1：

 
                               圖1系統(tǒng)結構圖

    其中A/D轉(zhuǎn)換器采用AD公司16位高精度A/D芯片AD976ARS，它是采用電荷重分布技術的逐次逼近型模數(shù)轉(zhuǎn)換器，器結構比傳統(tǒng)逼近型ADC簡單，且不再需要完整的模數(shù)轉(zhuǎn)換器作為核心。AD976ARS具有以下特點：
*它是16位的高精度A/D，可以做到16位不失碼。
*帶有高速并行接口。
*轉(zhuǎn)換速度為200ksps。
*可選內(nèi)部或外部的2.5V參考電源。
*帶有片上時鐘。

    可直接接運放AD8033輸出，其中AD8033是低功耗、高精度的運放，這里接成跟隨器模式。轉(zhuǎn)換時鐘由CPLD給出(R/C)信號，CPLD轉(zhuǎn)接DSP1的TMR0E，并倒相后形成R/C信號，這樣，數(shù)據(jù)采集的周期由DSP的定時器控制，可以實現(xiàn)周期可調(diào)的。又將AD976AARS的BUSY信號引入到CPLD，用于鎖存A/D轉(zhuǎn)換數(shù)據(jù)。運放與A/D的電路結構如圖2：
 
                       
    系統(tǒng)采用1片CPLD（EMP3256）作A/D轉(zhuǎn)換輸入數(shù)據(jù)鎖存、產(chǎn)生DSP所需的復位信號等。同時，CPLD還要完成PCI橋的一些控制信號的生成、轉(zhuǎn)接。實際上也就是作為PCI局部總線的仲裁器，它對PCI接口芯片和DSP提出的占用局部總線的請求進行仲裁，協(xié)調(diào)它們之間的邏輯關系，使局部總線上的操作順利進行。系統(tǒng)還采用了兩片16K×16位的雙口RAM IDT70V261來構成DSP信號處理機與PCI的接口，其中RAM1作數(shù)據(jù)輸入，RAM2作數(shù)據(jù)輸出。

    PCI橋采用PCI 9054完成，PCI 9054是PLX Technology公司的較新產(chǎn)品，是一低成本，低功耗，功能較強的PCI橋芯片，可以連接PC機的PCI總線和局部總線，是先進的PCI I/O加速器，采用了先進的PLX數(shù)據(jù)流水線結構技術，是32位、33MHz的PCI總線主I/O加速器；符合PCI本地總線規(guī)范2.2版，有M、C、J三種模式；針對不同的處理器及局總線特性可選，盡量減少中間邏輯；具有可選的串行E2PROM接口，本地總線時鐘可和PCI時鐘異步。PC9054內(nèi)部有6種可編程的FIFO，以實現(xiàn)零等待突發(fā)傳輸及本地總線和PCI總線之間的異步操作；支持主模式、從模式、DMA傳輸方式，因其強大的功能可應用于適配卡和嵌入式系統(tǒng)中。但由于DSP沒有提供直接與PCI 9054接口的引腳，故采用雙口RAM作數(shù)據(jù)緩沖，其優(yōu)點是不必改造PCI產(chǎn)生信號以適應DSP的要求。時序配置上較為容易。同時，分開設置的輸出輸入通道，也方便了用戶的應用。

    DSP1與EPROM, 雙口RAM，及CPLD連接如圖3： 
    
                

    雙口RAM采用IDT70261，它是由美國IDT公司生產(chǎn)的高速16kX16帶有中斷的雙端口SRAM。它采用100—pmTQFP封裝，典型功耗為750mW，最大存取時間有兩個等級：商業(yè)級有15/20/25/35/55ns(max),工業(yè)級有20/25/35/55ns(max)。它具有如下特點：
(1)有兩套完全獨立的控制線，地址線和I/O線，允許兩個獨立的系統(tǒng)同時對雙端口存儲器進行訪問。
(2)具有完全獨立的忙邏輯，可以保證兩個系統(tǒng)對同一單元進行讀寫操作的正確性。 (3)中斷邏輯允許CPU通過端口直接進行通信，標識器邏輯允許兩個控制器共享資源。
(4)允許數(shù)據(jù)高速存取，最快存取時間為15ns,可與大多數(shù)高速處理器配合使用，無需插入等待狀態(tài)。
(5)具有Master/Slaver控制腳，在存儲容量和數(shù)據(jù)位寬上能方便地擴展。
(6)各端口完全異步操作。

    雙口RAM作DSP3 （TS 101S）輸出暫存，故與DSP3的WRL相連。DSP3與雙口RAM的連接如圖4：
  
            
    本系統(tǒng)采用DSP片之間以鏈路口互連方式，每對DSP間保留2個鏈路通道，總數(shù)據(jù)速率可達500Mbyte/S。采用鏈路口互連可以大大簡化PCB板的復雜度。鏈路口互連是ADSP系列芯片的特有功能，也是ADSP處理器能以低成本組成多片高性能信號處理機的主要因素。DSP間的連接如圖5： 
                       

結束語 

    本系統(tǒng)用于從外部采集信號，經(jīng)數(shù)字信號處理機上的DSP芯片做信號處理，然后實現(xiàn)與PC機實時傳輸及數(shù)據(jù)存儲，因此可對信號處理結果進行實時更新，從而實現(xiàn)數(shù)字信號處理機與相應設備間的高速數(shù)據(jù)傳輸。本系統(tǒng)還可應用于高速數(shù)據(jù)采集卡、視頻處理卡、網(wǎng)卡等高速設備中。其中TigerSHARC系列芯片以其強大的運算能力從而大大的降低了開發(fā)成本，同時信號處理機的研制周期也可大為縮短，更容易的研制出性價比更高的信號處理機。而PCI 9054 以其強大的功能和簡單的用戶接口，為PCI總線接口的開發(fā)提供了一種簡潔的方法，本系統(tǒng)經(jīng)過測試，高速數(shù)據(jù)能夠正確采集和傳輸。在高速數(shù)據(jù)傳輸系統(tǒng)中，利用PCI總線的高速特性實時傳輸和存儲采集數(shù)據(jù)，有效解決了數(shù)據(jù)的傳輸和處理的實時性，隨著PCI總線的普及應用，基于PCI總線的傳輸系統(tǒng)設計有十分廣闊的前景。

參考文獻
[1] 蘇濤,蔡建隆,何學輝.DSP接口電路設計與編程  西安:西安電子科技大學出版社 [2] 劉書明,蘇濤,羅軍輝.TigerSHARC DSP應用系統(tǒng)設計  北京:電子工業(yè)出版社,2003.
[3] ADSP-TS101 TigerSHARC Processor Hardware Reference.