雷達(dá)視頻信號模擬器的硬件設(shè)計(jì)與實(shí)現(xiàn)

1  引言

雷達(dá)信號模擬技術(shù)根據(jù)信號注入點(diǎn)不同分為射頻信號模擬、中頻信號模擬、視頻信號模擬。信號注入點(diǎn)位置越靠前，模擬越復(fù)雜，越接近現(xiàn)實(shí)；信號注入點(diǎn)位置越靠后，模擬越容易，逼真程度越低。因此應(yīng)根據(jù)實(shí)際需求選擇不同的模擬方法。目前，視頻信號模擬器多采用PC機(jī)+DSP組合架構(gòu)。PC機(jī)離線產(chǎn)生所需的雜波、噪聲等數(shù)據(jù)，模擬器工作時(shí)，通過PCI接口或USB接口，將預(yù)先產(chǎn)生的數(shù)據(jù)由PC機(jī)實(shí)時(shí)傳輸至硬件電路指定的存儲空間。DSP調(diào)用相關(guān)數(shù)據(jù)，經(jīng)實(shí)時(shí)運(yùn)算生成視頻數(shù)據(jù)并存入輸出緩存，最終在同步信號的觸發(fā)下，經(jīng)D／A轉(zhuǎn)換，生成視頻信號。

單片容量為4 G字節(jié)的Flash存儲器可為存儲雷達(dá)視頻模擬過程中所需的大量背景雜波數(shù)據(jù)提供了硬件基礎(chǔ)，而且Flash峰值讀寫速度達(dá)到40 M字節(jié)，能夠滿足大多數(shù)視頻模擬數(shù)據(jù)的吞吐量要求。這里的視頻信號模擬器正是基于這一條件設(shè)計(jì)的，整個(gè)系統(tǒng)使用PC機(jī)+DSP組合架構(gòu)，但在視頻模擬過程中不再從PC機(jī)實(shí)時(shí)傳輸數(shù)據(jù)至硬件存儲單元，而是在生成視頻信號前，將預(yù)先產(chǎn)生的大量雜波、噪聲數(shù)據(jù)下載至硬件電路的Flash存儲器中，并在生成視頻信號的過程中，從Flash中讀取雜波、噪聲及目標(biāo)參數(shù)。然后經(jīng)DSP運(yùn)算產(chǎn)生視頻數(shù)據(jù)，最終經(jīng)D／A轉(zhuǎn)換器生成視頻信號。

這里提出的視頻回波模擬器可模擬某型導(dǎo)引頭雷達(dá)系統(tǒng)中的輸出、生成和差3個(gè)通道共6路視頻信號，用來調(diào)試對應(yīng)的雷達(dá)信號處理器。

2  系統(tǒng)結(jié)構(gòu)

該模擬器采用板卡式結(jié)構(gòu)，由一塊主控卡、三塊視頻信號卡(每塊信號卡兩路，包括和差、俯仰及方位I，Q共6路信號)和一塊高速背板總線組成。主控卡與PC機(jī)通過USB接口通信，并通過同步串口與信號處理器通信，另外將信號處理器的PRT同步信號、搜索／跟蹤等同步信號接入背板總線。視頻信號卡根據(jù)上位機(jī)生成的雜波數(shù)據(jù)目標(biāo)參數(shù)、航跡數(shù)據(jù)。生成視頻信號。為保證各路信號的一致性，所有視頻信號卡采用相同的PCB設(shè)計(jì)；整個(gè)背板總線包含并行總線和LVDS總線兩部分。前者用于傳遞同步信號及各卡的電源，后者作為命令、地址及數(shù)據(jù)傳輸路徑。圖1給出該模擬器的硬件框圖及其與雷達(dá)信號處理器的連接。電源卡用于給整個(gè)系統(tǒng)供電。

2.1主控卡

圖2給出主控卡的原理框圖。該卡以FPCA為中心控制單元，使用USB接口器件與上位機(jī)通信。FPGA控制USB單片機(jī)及LVDS收發(fā)器將上位機(jī)指令、地址及數(shù)據(jù)通過背板總線傳輸至視頻信號卡。另外，F(xiàn)PGA在其內(nèi)部開辟緩存空間，通過USB接收上位機(jī)發(fā)送信號處理器的指令，通過同步串口將其轉(zhuǎn)為差分信號并發(fā)送至信號處理器。另外，信號處理器反饋至其相應(yīng)的狀態(tài)信息，通過FPGA控制USB單片機(jī)上傳至上位機(jī)，實(shí)時(shí)顯示。

2.2背板總線[!--empirenews.page--]

該系統(tǒng)需產(chǎn)生和差三通道I，Q共6路回波信號，而每路信號都需將對應(yīng)的雜波、噪聲及目標(biāo)參數(shù)下載到Flash存儲器中。由于數(shù)據(jù)量較大，且考慮到下載速度，該背板總線采用了自行設(shè)計(jì)的單環(huán)總線結(jié)構(gòu)。該結(jié)構(gòu)采用基于低壓差分信號收發(fā)器DS92LV18和低壓差分信號傳輸模擬交叉點(diǎn)開關(guān)SCAN90 CP02來實(shí)現(xiàn)。通過各子卡的插拔，實(shí)現(xiàn)對SCAN90 CP02的邏輯控制，從而保證無論背板各擴(kuò)展槽是否有卡，整個(gè)環(huán)路都保持封閉狀態(tài)。DS92LV18的主要性能：15～66 MHz，18：1／1：18串行／解串器；收發(fā)一體設(shè)計(jì)；內(nèi)置發(fā)射／接收數(shù)字鎖相環(huán)；提供幀同步、幀檢測、時(shí)鐘恢復(fù)功能；可進(jìn)行單器件環(huán)路測試，器件引腳基本兼容，設(shè)有本地及線路環(huán)回模式。SCAN90CP02的特點(diǎn)：每通道的傳輸速率達(dá)1.5 Gb／s；低功耗；在雙中繼器模式下，最高速率時(shí)，電流為70 mA；低輸出抖動(dòng)；配置有預(yù)增強(qiáng)功能，可驅(qū)動(dòng)有損耗的背板和電纜LVDS／BLVDS／CML／LVPECL輸入；LVDS輸出。由這兩款器件組成的環(huán)網(wǎng)總線最大數(shù)據(jù)喬吐速度為1.188 Gb／s，能夠滿足快速下載數(shù)據(jù)的要求。圖3給出單環(huán)總線的結(jié)構(gòu)原理框圖。

2.3視頻信號卡

視頻信號卡為整個(gè)系統(tǒng)的核心部分，因其視頻信號的生成所涉及的運(yùn)算量很大，單個(gè)DSP難以生成多路視頻信號，同時(shí)出于系統(tǒng)升級的考慮，因此該視頻信號模擬器的每路都使用高性能的TMS320C6713型浮點(diǎn)數(shù)字信號處理器。該DSP采用先進(jìn)的超長指令字結(jié)構(gòu)，內(nèi)置8個(gè)獨(dú)立的功能單元、2個(gè)定點(diǎn)算術(shù)邏輯單元，2個(gè)浮點(diǎn)乘法器，4個(gè)浮點(diǎn)ALU、32個(gè)32位通用目的寄存器，4 K字節(jié)的L1高速程序緩存區(qū)，4 K字節(jié)的L1高速數(shù)據(jù)緩存器，256 K字節(jié)的L2兩級數(shù)據(jù)緩存器。這種結(jié)構(gòu)能最大限度地發(fā)揮8個(gè)功能單元的并行計(jì)算能力，使得300 MHz系統(tǒng)時(shí)鐘工作下的DSP性能達(dá)到2400MI／s和1 800MFLO／s。

單路視頻信號生成原理框圖如圖4所示。其中，DSP完成視頻信號運(yùn)算；FPGA(1)用于控制LVDS收發(fā)器接收來自總線上的命令、地址及數(shù)據(jù)，在產(chǎn)生視頻信號前，將上位機(jī)事先產(chǎn)生的雜波數(shù)據(jù)、噪聲及目標(biāo)參數(shù)下載至Flash存儲器中。在生成視頻信號期間，F(xiàn)PGA(1)判斷DSP的工作狀態(tài)，將Flash存儲器的數(shù)據(jù)讀入輸入FIFO中；FPGA(2)主要完成DSP瀆寫輸入、輸出FIFO的邏輯轉(zhuǎn)換，接收來自DSP計(jì)算視頻信號相對PRF信號的延遲時(shí)間，通過FPGA(1)接收同步信號，讀取輸出FIFO的數(shù)據(jù)并啟動(dòng)D／A轉(zhuǎn)換器；DSP將輸入FIFO的數(shù)據(jù)瀆人其內(nèi)部RAM，根據(jù)對應(yīng)的數(shù)據(jù)及目標(biāo)參數(shù)生成所需的視頻信號數(shù)據(jù)，并將運(yùn)算后的數(shù)據(jù)寫入輸出FIFO。FIFO采用IDT72V17160，其讀寫速度可達(dá)100 MHz。

3系統(tǒng)工作流程

上位機(jī)根據(jù)噪聲和雜波模型脫機(jī)產(chǎn)生和路、方位差、俯仰差三通道I／O雜波、噪聲及目標(biāo)參數(shù)，由上位機(jī)發(fā)出指令、卡地址將各通道的數(shù)據(jù)下載至對應(yīng)的Flash存儲器。然后，由上位機(jī)生成DSP指令，發(fā)送至主控卡的緩存中，觸發(fā)同步信號，將指令發(fā)送至DSP，同時(shí)視頻卡根據(jù)該同步信號產(chǎn)生視頻信號，DSP對視頻信號進(jìn)行采樣、運(yùn)算，并將其結(jié)果及狀態(tài)信息發(fā)送至上位機(jī)顯示。[!--empirenews.page--]

3.1數(shù)據(jù)下載

數(shù)據(jù)下載即將上位機(jī)預(yù)先產(chǎn)生的雜波、噪聲數(shù)據(jù)及目標(biāo)參數(shù)通過背板總線下載到各通道對應(yīng)的Flash存儲器中，整個(gè)發(fā)送過程由上位機(jī)控制，按表1所示格式將命令、地址、數(shù)據(jù)的順序發(fā)送至主控卡，然后由主控卡FPGA控制LVDS收發(fā)器，將命令、地址及數(shù)據(jù)發(fā)送至單環(huán)總線上，所有總線節(jié)點(diǎn)(視頻卡)接收到命令后，轉(zhuǎn)為數(shù)據(jù)下載工作狀態(tài)，接著再判斷是否為該節(jié)點(diǎn)地址。若是，準(zhǔn)備接收數(shù)據(jù)，并判斷區(qū)地址，將數(shù)據(jù)寫入對應(yīng)的Flash分區(qū)中；若不是，關(guān)閉數(shù)據(jù)通道，等待接收新卡地址。因?yàn)镕lash存儲器在寫入2 K字節(jié)數(shù)據(jù)后需要一個(gè)較長的編程時(shí)間，所以在實(shí)際數(shù)據(jù)下載的過程中，使用輪詢寫人方法，即上位機(jī)每發(fā)送2 K字節(jié)數(shù)據(jù)后，就發(fā)送新卡地址，將數(shù)據(jù)寫入下一通道的Flash存儲器中，依次執(zhí)行，直到第一通道，F(xiàn)lash存儲器編程結(jié)束，再將數(shù)據(jù)繼續(xù)寫入，節(jié)約了數(shù)據(jù)下載時(shí)間。

3.2視頻信號的生成

整個(gè)視頻信號的生成過程，數(shù)據(jù)的搬移及信號的運(yùn)算均由DSP完成，由于TMS320C6713 DSP具有16個(gè)EDMA通道，可在不占用CPU運(yùn)行周期的前提下，實(shí)現(xiàn)數(shù)據(jù)快速搬移，所以該設(shè)計(jì)在DSP內(nèi)部開辟一個(gè)乒乓緩存區(qū)(Ping PangCache)，CPU在調(diào)用乒乓緩存數(shù)據(jù)時(shí)，EDMA往乒乓緩存中搬移數(shù)據(jù)后進(jìn)行交換，這樣可同時(shí)執(zhí)行EDMA數(shù)據(jù)搬移和CPU信號運(yùn)算，保證實(shí)時(shí)生成視頻信號。

當(dāng)各通道的雜波、噪聲及目標(biāo)參數(shù)下載完成，各通道FPGA(1)接收上位機(jī)指令，將存儲在Flash的數(shù)據(jù)讀入輸入FIFO中，DSP啟動(dòng)EDMA通道將輸入FIFO數(shù)據(jù)讀至其內(nèi)部乒乓緩存中。此時(shí)，DSP發(fā)出READY信號給FPGA(2)，F(xiàn)PGA(2)將PRF同步信號接入DSP的外部中斷引腳，這樣當(dāng)下一個(gè)PRF同步信號到來時(shí)，觸發(fā)DSP的外部中斷，DSP執(zhí)行內(nèi)部的波形運(yùn)算程序，并啟動(dòng)EDMA通道將雜波等數(shù)據(jù)搬移至乒乓緩存，運(yùn)算結(jié)束后，DSP將目標(biāo)出現(xiàn)的延時(shí)發(fā)給FPGA(2)，并將運(yùn)算完畢的波形數(shù)據(jù)搬移至輸出FIFO。FPGA(2)收到延遲后，在下一個(gè)PRF同步信號到來時(shí)，計(jì)數(shù)DSP接收時(shí)間，計(jì)數(shù)結(jié)束，從輸出FIFO讀取運(yùn)算完畢的數(shù)據(jù)，同時(shí)啟動(dòng)D／A轉(zhuǎn)換器進(jìn)行數(shù)據(jù)轉(zhuǎn)換。

3.3性能改進(jìn)

雖然系統(tǒng)性能能夠滿足實(shí)際應(yīng)用需求，但對某些環(huán)節(jié)稍作改進(jìn)，會使整個(gè)系統(tǒng)功能進(jìn)一步增強(qiáng)。對于DSP而言，同步FIFO為異步存儲器，所以DSP在讀寫FIFO時(shí)設(shè)置為異步方式，讀FIFO的頻率僅能達(dá)到25 MHz，寫FIFO的頻率僅能達(dá)到33 MHz。如果將DSP讀寫SDRAM時(shí)序進(jìn)行邏輯轉(zhuǎn)換，可使讀寫FIFO的頻率達(dá)到100 MHz，大大增強(qiáng)DSP的數(shù)據(jù)吞吐能力；另外單路視頻信號的數(shù)據(jù)僅使用一片F(xiàn)lash存儲器，雖然其峰值讀數(shù)速度可達(dá)40 M字節(jié)，但由于每讀2 K字節(jié)后，F(xiàn)lash需占一個(gè)緩存時(shí)間，這樣其平均讀數(shù)速度僅能達(dá)到約27 M字節(jié)。若將兩片F(xiàn)lash并聯(lián)，則達(dá)到其峰值速度，提高了系統(tǒng)性能；另外，目前在DSP內(nèi)部僅在數(shù)據(jù)輸入端開辟一個(gè)乒乓緩存，若在數(shù)據(jù)輸出端也開辟一個(gè)乒乓緩存，則可將數(shù)據(jù)搬移和CPU運(yùn)算進(jìn)一步并行執(zhí)行，縮短每個(gè)PRF周期的數(shù)據(jù)處理時(shí)間。

4結(jié)語

針對具體的雷達(dá)信號處理器，提出一種視頻信號模擬器的硬件設(shè)計(jì)，模擬器采用PC機(jī)+DSP組合架構(gòu)，整個(gè)系統(tǒng)采用插卡式結(jié)構(gòu)，各路視頻信號的生成使用相似的硬件電路，由PC機(jī)產(chǎn)生所需的雜波、噪聲數(shù)據(jù)及目標(biāo)參數(shù)，并事先將生成的各路視頻信號所需的雜波、噪聲及目標(biāo)參數(shù)通過自行設(shè)計(jì)的自適應(yīng)單環(huán)總線下載到對應(yīng)的大容量Flash存儲器中，數(shù)據(jù)下載完畢后，經(jīng)由DSP組合實(shí)時(shí)運(yùn)算，在每個(gè)PRF同步信號的觸發(fā)下輸出視頻模擬信號。由于Flash存儲器為非易失性存儲器，具有掉電后數(shù)據(jù)不丟失的優(yōu)點(diǎn)，所以如果雜波、噪聲及目標(biāo)參數(shù)不改變的情況下，數(shù)據(jù)只需下載一次。另外，使用文中提出的環(huán)網(wǎng)總線結(jié)構(gòu)，可保證數(shù)據(jù)的快速下載。