O 引 言
電荷耦合器件(Charge Coupled Deviees，CCD)是一種圖像傳感器，它在工業(yè)、計算機圖像處理、軍事等方面都得到廣泛的應用。目前CCD的應用技術已成為集光學、電子學、精密機械與計算機技術為一體的綜合技術，在現代光子學、光電檢測技術和現代測試技術領域中起到了相當大的作用。因此，CCD的作用是不可估量的。然而，CCD要正常工作是要驅動時序的，雖然有些CCD往往自帶驅動，但是在特殊需要或需要加特殊功能時，CCD驅動往往需要自己設計，例如曝光時間可調等功能。
現場可編程門陣列(Field Programmahie Gate Array，FPGA)是在PAL，GAL，EPLD等可編程器件的基礎上進一步發(fā)展的產物。它是作為專用集成電路(ASIC)領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。
由于FPGA具有易修改，在線編程等特點，可根據不同要求進行在線配置，從而升級方便。另外由于FPGA集成度高，可將系統(tǒng)的部分或全部功能集成在一片芯片上，可減小系統(tǒng)硬件復雜度。
2 CCD工作原理和特性參數
TCDl500C是一種高靈敏度、低暗電流、5 340像元的線陣CCD圖像傳感器，其像敏單元大小是7μm×7μm×7μm；相鄰像元中心距也是7μm；像元總長是37．38 mm。其驅動時序圖如圖1所示。TCDl500C在驅動脈沖作用下開始工作。
由圖1可知，CCD的一個工作周期分為兩個階段：光積分階段和電荷轉移階段。在光積分階段，SH為低電平，它使存儲柵和模擬移位寄存器隔離，不會發(fā)生電荷轉移現象。存儲柵和模擬移位寄存器分別工作，存儲柵進行光積分，模擬移位寄存器則在驅動脈沖的作用下串行地向輸出端轉移信號電荷，再由SP進行采樣和保持，最后由0S端分別輸出。RS信號清除寄存器中的殘余電荷。在電荷轉移階段SH為高電平，存儲柵和模擬移位寄存器之間導通，實現感光陣列光積分所得的光生電荷勢阱中，此時，輸出脈沖停止工作，輸出端沒有有效電荷輸出。由于結構上的安排，OS先輸出13個虛設像元信號，再輸出45個啞元像元，然后再輸出5 340個有效像元信號，之后再是12個啞元信號，輸出1個奇偶檢測信號，以后便是空驅動(空驅動的數目可以是任意的)。
2 芯片的選擇以及設計平臺概述
FPGA選擇的是ALTERA公司的FLEXl0K系列的EPFllOKlOLC84一4，他是一款典型在線可編程FPGA器件。
設計選擇的平臺主要是Modelsire。Modelsim仿真工具是Model公司開發(fā)的，它支持Verilog DHL，VHDL以及他們的混合仿真，可以將整個程序分布執(zhí)行，使設計者直接看到它的程序下一步要執(zhí)行的語句，而且在程序執(zhí)行的任何步驟任何時刻都可以查看任意變量的當前值，可以在Dataflow窗口查看某一單元或模塊的輸入輸出的連續(xù)變化等，比Quartus自帶的仿真器功能強大的多，是目前業(yè)界最通用的仿真器之一。仿真都正確無誤后再用QuartusⅡ軟件來綜合和下片。本程序采用Verilog硬件描述語言編寫，其可移植性和可讀性都好。[!--empirenews.page--]
3 CCD驅動時序的設計和實現
由圖1所示，其設計方法是：在系統(tǒng)最佳工作頻率下，通過基本計數單元產生CCD工作所需的波形，保證CCD正常工作。根據TCDl500C的技術手冊，可以看出時鐘φ為典型值0．5 MHz時，占空比為1：1；輸出復位脈沖φRS為1 MHz，占空比為1：3，采樣保持脈沖φSP=1 MHz，脈沖寬度為100 ns。根據所給出的時序關系圖可以得到轉移脈沖φSH，時鐘φ，復位脈沖RS，采樣保持脈沖SP等控制信號的時序圖。由于1個φSH周期中至少要有5 411個φ脈沖，即TSH>5 411T。由此可知，改變時鐘頻率或增加光積分周期內的時鐘脈沖數，就可以改變光積分時間。即通過積分時間控制信號A1，A2，A3控制積分時間的改變；000～111分別控制8檔積分時間變換。000時間最短，111時間最長，可以通過軟件動態(tài)設置積分時間，實現CCD光積分時間的智能控制。部分實現程序如下：
編譯后最后得到的仿真波形結果如圖2所示。
4 結 語
本文實際采用Modelsim開發(fā)系統(tǒng)實現編程和測試程序的編寫，內部模塊采用Verilog硬件描述語言編寫，完成了時序電路的設計和實現，并測試無誤后下載到FPGA上，產生CCD驅動，輸出結果十分理想。不僅簡化了電路設計，提高可靠性，而且提高了研發(fā)速度。
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