基于ADSP-TS101的高速數(shù)字電路設計與仿真

1 系統(tǒng)硬件設計
1．1 數(shù)?；旌喜糠值脑O計
    A／D是數(shù)字和模擬混合部分，是設計重點考慮的部分之一。數(shù)字部分的頻率高，模擬部分對于擾很敏感，處理不好，數(shù)字信號很容易干擾模擬信號，出現(xiàn)電磁干擾問題。降低數(shù)字信號和模擬信號間的相互干擾，要掌握電磁兼容的兩個原則：盡可能減小電流環(huán)路的面積；系統(tǒng)只采用一個參考面。
    系統(tǒng)僅有一個A／D轉(zhuǎn)換器，采用混合信號PCB的分區(qū)設計，即使用同一地，如圖1所示。將PCB分區(qū)為模擬部分和數(shù)字部分，在A／D器件的下面把模擬地和數(shù)字地部分連接在一起。保證兩個地之間的連接橋?qū)挾扰cIC等寬，所有信號線一般都不能跨越分割間隙，跨越分割間隙的信號線要位于緊鄰大面積地的布線層上。電路板的所有層中數(shù)字信號只能在電路板的數(shù)字部分布線，模擬信號只能在電路板的模擬部分布線，模擬和數(shù)字電源分開。

1．2 高密度(HD)電路的設計
    TS101硬件電路的設計屬于高密度電路，是整個印制板設計的難點之一。TS101采用BGA封裝，焊球25×25陣列，焊球之間間距為1 mm，沒有空白區(qū)。焊盤直徑的下限是O．45 mm(18 mil)，這里采用0．51 mm(20 mil)。1每個焊盤都是表貼(無通孔)無阻焊。對最外圈的兩排焊球，信號線直接從表面層直接引出，內(nèi)圈焊球向外的引線采用打過孔的方式，從焊盤向?qū)且€，在4個相鄰焊盤的對角線中間打一個外徑O．5 mm(20 mil)，內(nèi)孔徑O．25 mm(10 mil)的帶阻焊通孔，然后將信號線從電路板的其他層引出去。這些引線的線寬和線距的下限都是0．15 mm(6 mil)。
    TS101一般工作在250 MHz或300 MHz，為保持電源和地層的連續(xù)性和較好的去耦效果，設計中采用AD公司推薦的連接方式，用6個0.1μF和2個0.01μF的貼片電容焊在與TS101芯片中央位置相對的電路板的另一面，其連接方法如圖2所示。圖中方塊部分為去耦電容。

1．3 系統(tǒng)時鐘設計
    TS10l內(nèi)核時鐘最高可以是輸入時鐘的6倍。內(nèi)核時鐘最高只能工作在250／300 MHz，系統(tǒng)時鐘SCLK輸入范圍為40～100 MHz。為確保時鐘的穩(wěn)定性，增加專門的濾波電路，如圖3所示。其中，R1△2 kΩ，R2△1．67 kΩ，C1△1μF(SMD)，C2△1 000 pF(HF SMD)，并應貼近DSP引腳放置。該電路同時為參考電壓輸出、系統(tǒng)時鐘和局部參考時鐘提供了參考電壓，電壓值為1.5 V±100 mV。

    PCB設計時為保證時鐘的穩(wěn)定性采取了以下措施：
    (1)用一個晶振作為多處理器系統(tǒng)的同頻同相時鐘。
    (2)同一電路板上各個DSP的時鐘用同一個驅(qū)動器的各個門分別并行驅(qū)動。
    (3)在印制板布局時將時鐘部分放于印制板中央位置，使時鐘驅(qū)動線到各DSP的距離大體相等。四是在印制板布線時，時鐘線盡可能地靠近地線層。
1．4 布局
    PCB尺寸過大時，印制線條長，阻抗增加，抗噪聲能力下降，成本也增加；過小，則散熱不好，且鄰近線條易受干擾。確定PCB尺寸后，再確定特殊元件的位置。最后，根據(jù)電路的功能單元，對電路的全部元器件進行布局。結(jié)合EMC設計一般布局規(guī)則，最終布局效果如圖4所示。

1．5 布線
    根據(jù)PCB布線的原則完成布線設計后，需認真檢查布線設計是否符合設計者所制定的規(guī)則(DRC檢查)，同時也需確認所制定的規(guī)則是否符合印制板生產(chǎn)工藝的需求：
    (1)線與線，線與元件焊盤，線與貫通孔，元件焊盤與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿足生產(chǎn)要求。
    (2)電源線和地線的寬度是否合適，電源與地線之間是否緊耦合，在PCB中是否還有能讓地線加寬的地方。
   [!--empirenews.page--] (3)對于關(guān)鍵的信號線是否采取了最佳措施，如長度最短，加保護線，輸入線及輸出線被明顯地分開。
    (4)模擬電路和數(shù)字電路部分，是否有各自獨立的地線。
    (5)后加在PCB中的圖形(如圖標、注標)是否會造成信號短路。
    (6)對一些不理想的線形進行修改。
    (7)在PCB上是否加有工藝線，阻焊是否符合生產(chǎn)工藝的要求，阻焊尺寸是否合適，字符標志是否壓在器件焊盤上，以免影響電裝質(zhì)量。
    (8)多層板中的電源地層的外框邊緣是否縮小，如電源地層的銅箔露出板外容易造成短路。 

2 仿真結(jié)果
2．1 不同串行端接電阻的仿真
    圖5為使用不同的端接方式后的信號源端與負載端的波形，圖5(a)為信號源端的波形，圖5(b)為信號負載端的波形。圖5中，1為未加端接前信號源端與負載端的波形；2為使用串行端接方式(端接電阻50 Ω)后的信號波形；3為使用戴維寧端接方式(上拉電阻100 Ω，下拉電阻100 Ω)后的信號波形；4為使用簡單并行端接方式(下拉電阻50 Ω)后的信號波形；5為使用RC并行端接方式(下拉電阻50 Ω，電容0.1μF)后的信號波形。

    由圖5可見，幾種阻抗匹配的端接方式都能不同程度地抑制了信號的反射，說明在存在較大反射的電路中使用合適的端接方式能夠收到很好的效果。
2．2 鏈路口仿真
    第一組：TS101 D1 Link0和TS101 D2 Link2連接LCLKIN信號，該信號印制線較長且速度要求較高(LAY 7層)。
    測試條件：輸入同步脈沖序列1010-1010-1010-1010，頻率125 MHz，抖動10 ps，該序列為模仿CLKIN時鐘信號得到的信號波形，如圖6所示。

    圖6中加粗部分為輸入，細線為輸出。由圖可知，信號基本保持了完整性，上升沿和下降沿的單調(diào)性未發(fā)生改變。雖然仿真頻率高達125 MHz，但是波形的完整性保持完好。
    第二組抽取Lay 6層的Link走線最長的一組進行分析，以D4 Link3和D8 Link3的連接為例。思路同上，仿真波形如圖7所示。

    情況比Lay 7層稍差，但過沖在420 mV左右，滿足條件。

3 結(jié) 語
    隨著高速數(shù)字電路的發(fā)展，PCB密度、速度的提高，以及工藝方面的限制，信號完整性及電磁兼容問題會越來越突出，但只要依據(jù)一定的設計準則，通過仿真軟件，可以把高速設計中的問題解決好。