AD7656-1菊花鏈的多通道數(shù)據(jù)采集接口設(shè)計(jì)

摘 要 首先，介紹了AD7656-1模／數(shù)轉(zhuǎn)換芯片的特點(diǎn)，描述了AD7656-1菊花鏈(Daisy-Chain)工作原理和配置。然后，設(shè)計(jì)了基于 AD7656-1菊花鏈與S3C2410A的多通道數(shù)據(jù)采集接口方案，同時(shí)給出了該方案下兩者的硬件配置及接口電路，最后給出了此方案的軟件實(shí)現(xiàn)方法。
關(guān)鍵詞 AD7656-l 菊花鏈 S3C2410A SPI

引 言
    在變電站自動(dòng)化系統(tǒng)中，常需要對(duì)多個(gè)三相電壓電流信號(hào)進(jìn)行數(shù)據(jù)采集和處理(如電能質(zhì)量實(shí)時(shí)監(jiān)控)，這時(shí)需要實(shí)現(xiàn)對(duì)多路信號(hào)的同時(shí)、快速的數(shù)據(jù)采集。美國(guó)模擬器件公司(ADD的AD7656-1是一款16位6通道的模／數(shù)轉(zhuǎn)換芯片，內(nèi)部含有6個(gè)獨(dú)立的A／D轉(zhuǎn)換器，可同時(shí)進(jìn)行A／D轉(zhuǎn)換，具有轉(zhuǎn)換精度高、速度快、功耗低、輸入模擬信號(hào)幅度大、信噪比高等優(yōu)點(diǎn)，其突出特點(diǎn)是可通過多個(gè)AD7656-1級(jí)聯(lián)形成菊花鏈實(shí)現(xiàn)多個(gè)通道同時(shí)進(jìn)行數(shù)據(jù)采集，并通過一個(gè)或多個(gè)串口發(fā)送數(shù)據(jù)給主控處理器。以S3C2410A為主控處理器，多個(gè)AD7656-1組成菊花鏈實(shí)現(xiàn)多通道、高精度的ADC，在很大程度上可提高數(shù)據(jù)采集系統(tǒng)的信號(hào)采集和處理能力，具有較好的應(yīng)用前景。

1 AD7656-1的特點(diǎn)
    圖1為AD7656-1的內(nèi)部功能框圖。其主要特性為：

    ◆6個(gè)獨(dú)立的16位逐次逼近(SAR)型模數(shù)轉(zhuǎn)換器。
    ◆可通過引腳或軟件方式設(shè)定輸入信號(hào)的電壓范圍(±10 V，±5 V)。
    ◆最高吞吐率為250 ksps。
    ◆寬帶寬輸入高信噪比：輸入頻率為10 kHz時(shí)的信噪比(SNR)為88 db。
    ◆帶有片上2．5 V基準(zhǔn)電壓源和基準(zhǔn)緩沖器。
    ◆低功耗，5 V供電時(shí)在250 kSPS下功耗僅為140 mW。
    ◆支持并行、串行及菊花鏈接口模式。
    ◆高速串行接口，兼容SPI／QSPI／MICROWIRE／DSP。
    ◆采用iCMOS制造工藝，64引腳的LQFP封裝。
    應(yīng)用領(lǐng)域：輸電線路監(jiān)測(cè)系統(tǒng)、儀器儀表和控制系統(tǒng)、多軸定位系統(tǒng)。

2 AD7656-1菊花鏈工作原理及其配置
2．1 AD7656-1菊花鏈工作原理
    AD7656-1有2種接口模式：串行接口模式和并行接口模式。在數(shù)據(jù)轉(zhuǎn)換時(shí)，3個(gè)轉(zhuǎn)換信號(hào)CONVSTA／B／C用來控制每對(duì)或每4個(gè)或每6個(gè)ADC同時(shí)采樣。如果將3個(gè)CONVST引腳連接在一起接收同一個(gè)采樣啟動(dòng)信號(hào)，就可使6個(gè)ADC同時(shí)進(jìn)行采樣，此時(shí)再將多個(gè)AD7656-1級(jí)聯(lián)就可以形成菊花鏈，實(shí)現(xiàn)6N(N=2，3，…，8)個(gè)ADC通道同時(shí)采樣，如圖2所示。在CONVSTX的上升沿，ADC被置為保持模式，轉(zhuǎn)換開始。CON-VSTX的上升沿過后，BUSY信號(hào)變?yōu)楦唠娖奖砻鬓D(zhuǎn)換正在進(jìn)行，3μs后BUSY信號(hào)返回低電平表明轉(zhuǎn)換結(jié)束。在BUSY信號(hào)的下降沿，ADC回到跟蹤模式。數(shù)據(jù)可以通過1～3個(gè)串行接口從輸出寄存器讀出，并由主控處理器接收并存儲(chǔ)。AD7656-1采用同步串行接口(SPI)發(fā)送數(shù)據(jù)時(shí)，每發(fā)送一個(gè)比特位數(shù)據(jù)就要花去一個(gè)單位的SCLK脈沖的時(shí)間，發(fā)送完6個(gè)通道的16位數(shù)據(jù)就要花去96個(gè)SCLK脈沖。菊花鏈中多個(gè)AD7656-1通過數(shù)據(jù)接力傳遞的方式把數(shù)據(jù)依次發(fā)送給主控處理器，通過采用多個(gè)串行接口發(fā)送數(shù)據(jù)可減少發(fā)送時(shí)間，提高菊花鏈的數(shù)據(jù)傳遞效率。AD7656-1串行數(shù)據(jù)輸出接口及其對(duì)應(yīng)的通道數(shù)據(jù)關(guān)系和發(fā)送所需的SCLK脈沖個(gè)數(shù)關(guān)系如表1所列。[!--empirenews.page--]

2．2 AD7656-1菊花鏈的配置
    AD7656-1要工作在菊花鏈方式，其數(shù)據(jù)輸出必須設(shè)置為串口模式，且在串口模式下，AD7656-1必須配置成硬件模式。所謂的硬件模式是通過對(duì)器件引腳的固定連接，確定AD7656-1 芯片唯一的工作方式，此時(shí)AD7656－1也不能配置成軟件工作模式了。AD7656－1菊花鏈配置的主要原則如下：
    ①在多片級(jí)聯(lián)的AD76561中，位于級(jí)聯(lián)最遠(yuǎn)端的芯片不能配置為菊花鏈工作模式，即其DCEN引腳置低電平(數(shù)字地)；但其下流數(shù)據(jù)鏈的每片AD7656-1必須配置為菊花鏈工作模式，即DCEN引腳都要置邏輯高電平(VDRIVE)。
    ②SEL A、SEL B、SEL C對(duì)應(yīng)使能DOUT A、DOUT B、DOUT C串口輸出口。要選用DOUT X串行輸出口，就置對(duì)應(yīng)的SEL X為邏輯高電平，其余不用的SEL引腳必須置邏輯低電平。圖3(a)、(b)、(c)為1～3個(gè)串行輸出口的引腳配置。(圖中“NC”表示未連接)

    ③菊花鏈中的每片AD7656-1的串行數(shù)據(jù)輸入／輸出(DCIN X／DOUT X)必須遵循同一配置，即有幾個(gè)DCIN輸入就有幾個(gè)DOUT輸出。
    ④菊花鏈中的每塊AD7656-1的CONVST X(X=A、B、C)都要接主控處理器發(fā)送來的CONVERT信號(hào)，即配置為每塊AD7656-1的V1～V6通道同時(shí)采樣。

3 AD7656-1菊花鏈與S3C2410A接口設(shè)計(jì)
3．1 硬件電路設(shè)計(jì)
    采用2片 AD7656-1配置成菊花鏈，可實(shí)現(xiàn)12通道同時(shí)采樣，數(shù)據(jù)通過DOUT A口輸出，S3C2410A用同步串行接口0(SPIO)接收數(shù)據(jù)，如圖4所示。S3C2410A的GPEll引腳實(shí)現(xiàn)片上同步串行接口SPlO的 MISO功能，GPEl3(SCK)引腳實(shí)現(xiàn)SPIO接口的同步時(shí)鐘輸出，GPFO引腳配置為中斷EINTO輸入并與AD7656-1(1)的BUSY腳相連；GPBO設(shè)置為PWM輸出，GPG9引腳沒置為通用輸出口，分別作為AD7656-1(1)和AD7656-1(2)的CONVST和CS的控制信號(hào)輸入。AD7656-1連接外圍電路時(shí)，必須對(duì)關(guān)鍵引腳進(jìn)行必要的設(shè)置：AD7656-1(1)、AD7656-l(2)的DVCC、AVCC、 VDRIVE、REFIN／OUT和VSS引腳須并聯(lián)一個(gè)1 μF的去耦電容；為了與S3C2410A的3．3 V的接口匹配，VDRIVE接+3 V電源；STBY接VDRIVE，選擇正常模式；RANGE接地表示選擇輸入范圍±10V；H／s接數(shù)字地選擇為硬件配置；SER／PAR接 VDRIVE，RD接數(shù)字地，選擇為串行模式。AD7656-1(1)的DCEN接VDRIVE，配置為菊花鏈模式，且SEL A接VDRIVE，SEL B、C，DCIN A、B、C接數(shù)字地；AD7656-1(2)的DCEN接數(shù)字地，配置為非菊花鏈模式，且SEL A接VDRIVE，SEL B、C，DCIN B、C接數(shù)字地。具體配置如圖5所示。

[!--empirenews.page--]

3．2 數(shù)據(jù)采集傳輸流程
    通過定時(shí)器中斷來控制信號(hào)的采樣間隔，設(shè)定S3C2410A的定時(shí)器0作為采樣定時(shí)器，并設(shè)置其工作于PWM方式，定時(shí)器0的PWM輸出TOUTO作為AD7656-1的模數(shù)轉(zhuǎn)換控制信號(hào)CON-VST的輸入，引腳GPFO (EINTO)設(shè)置為下降沿觸發(fā)。A／D采樣操作時(shí)序如圖6所示。當(dāng)采樣定時(shí)器中斷發(fā)生，TOUTO(引腳GPBO)輸出高電平，發(fā)送CONVST信號(hào)給菊花鏈上的每個(gè)AD7656-1開始模數(shù)轉(zhuǎn)換。3μs后12個(gè)通道的數(shù)據(jù)全部轉(zhuǎn)換完，BUSY信號(hào)從高電平向低電平轉(zhuǎn)換，觸發(fā)EINTO中斷，開始數(shù)據(jù)傳送；GPG9輸出低電平給AD7656-1(1)和AD7656-1(2)的CS引腳，同時(shí)S3C2410A的SPI通道0開始讀數(shù)據(jù)。讀完12個(gè)通道的轉(zhuǎn)換結(jié)果后，GPG9恢復(fù)高電平輸出，TOUTO輸出低電平，完成一次采樣。等待下一個(gè)采樣定時(shí)器中斷發(fā)生，進(jìn)行下一個(gè)采樣。可通過設(shè)定定時(shí)器0的內(nèi)部寄存器TC-MPBO的值來控制TOUTO輸出高電平的寬度TPH。

    AD7656-1通過DOUT A發(fā)送采集到的數(shù)據(jù)給S3C2410A，其發(fā)送時(shí)序如圖7所示。當(dāng)BUSY從高電平返回低電平時(shí)表示轉(zhuǎn)換結(jié)束，觸發(fā)外部中斷，EINTO，通知 S3C2410A啟動(dòng)SPI接收數(shù)據(jù)，CS信號(hào)變?yōu)榈碗娖介_始串行傳輸。在整個(gè)傳輸過程中，CS一直維持低電平，直到傳輸完為止。

3．3 軟件設(shè)計(jì)
    在對(duì)三相交流電進(jìn)行數(shù)據(jù)采集過程中，每個(gè)周期要求采樣256點(diǎn)，即20 ms采樣256點(diǎn)，也就是每78．125μs采樣一次。S3C241OA定時(shí)器O每78．125μs發(fā)生一次定時(shí)中斷，啟動(dòng)A／D轉(zhuǎn)換。12個(gè)通道的數(shù)據(jù)全部轉(zhuǎn)換完后，BUSY信號(hào)變低觸發(fā)外部中斷0，通知S3C2410A讀取數(shù)據(jù)。S3C2410A輸出片選信號(hào)CS給AD7656-1，并通過SPIO開始讀取轉(zhuǎn)換結(jié)果。SPIO配置為主入從出(MISO)和MDA接收模式，因其只接收數(shù)據(jù)，故需同時(shí)發(fā)送啞元“OxFF”。把12路數(shù)據(jù)讀完，退出中斷，等待定時(shí)器下一次定時(shí)到，啟動(dòng)下一次轉(zhuǎn)換。待256點(diǎn)數(shù)據(jù)轉(zhuǎn)換完之后，暫停定時(shí)計(jì)數(shù)，進(jìn)行數(shù)據(jù)處理。完成后再次啟動(dòng)定時(shí)，完成下一個(gè)周期的256點(diǎn)采集，流程如圖8(a)所示。其包括兩個(gè)中斷子程序：采樣定時(shí)器中斷子程序，用于啟動(dòng)采樣信號(hào)CONVST并給外部中斷0置位，允許響應(yīng)BUSY下降沿觸發(fā)中斷，如圖8(b)所示；外部中斷0(EINTO)子程序，用于啟動(dòng)SPIO接收數(shù)據(jù)，如圖8(c)所示。

4 結(jié) 論
    本文介紹了16位模數(shù)轉(zhuǎn)換芯片AD7656-1的菊花鏈工作原理，設(shè)計(jì)了基于AD7656-1菊花鏈與S3C2410A數(shù)據(jù)采集接口，可實(shí)現(xiàn)12通道、高精度的ADC。SPI串行傳輸具有占用微處理器I／O資源少，硬件連接簡(jiǎn)單等特點(diǎn)。當(dāng)菊花鏈中AD7656-1芯片數(shù)量較多時(shí)，為了提高數(shù)據(jù)傳輸效率并滿足實(shí)時(shí)性要求，可以采用2個(gè)或3個(gè)串行口傳輸數(shù)據(jù)。主控處理器也可以采用DSP芯片，同樣能實(shí)現(xiàn)菊花鏈。本設(shè)計(jì)方案可廣泛應(yīng)用于電力系統(tǒng)電能質(zhì)量監(jiān)控、變電站保護(hù)測(cè)控IED等嵌入式系統(tǒng)。