通過在FPGA設(shè)計流程引入功率分析改善PCB的可靠性

過去，FPGA設(shè)計人員考慮的是時序和面積使用率。但是，隨著FPGA正越來越多地取代ASSP和ASIC，設(shè)計人員期望開發(fā)功率較低的設(shè)計并提供更加精確的功率估計。最新FPGA分析軟件能提供一種精確和靈活的手段來模擬各種工作環(huán)境下的功耗。

與功能和時序驗證類似，功率分析以并行驗證的形式對設(shè)計流程進(jìn)行跟蹤(見圖1)。早期的功率分析依賴于簡單的利用率和由設(shè)計者用“假設(shè)分析”方法提供的信號活性評估。后來，由于可以獲取布局后(post-layout)器件信息和門級仿真記錄的信號活性，功率估計變得更加精確了。

FPGA功率計算器可評估器件功耗，使設(shè)計者能夠?qū)氩季趾筒季€設(shè)計，并指定諸如電壓、溫度、工藝變化、氣流、散熱片及資源利用率、活性和頻率等參數(shù)。應(yīng)用這些參數(shù)可以在不同的設(shè)計環(huán)境下形成盡可能精確的模型。

 
圖1：功率估計并行于傳統(tǒng)的驗證流程。

基本功耗計算

大多數(shù)FPGA功率分析工具可報告功耗的動態(tài)(AC)和靜態(tài)(DC)部分。靜態(tài)電流由器件的漏電流組成。靜態(tài)電流/功率與器件的溫度、工藝、電壓參數(shù)和條件有關(guān)。它在很大程度上取決于溫度，溫度與電路板及器件的熱特性相關(guān)。靜態(tài)功耗也是所有電源上的漏電流。

功耗的動態(tài)部分為所使用的資源在轉(zhuǎn)換時的功耗。動態(tài)部分的功耗直接與工作頻率(資源在該頻率下工作)和使用的資源數(shù)量成正比。

DC功率由下面的方程得出：總DC功率(器件)= A×eBT

其中：A是與參數(shù)相關(guān)的工藝，B是溫度系數(shù)，T是器件的結(jié)溫。

AC功率由下面的方程得出：總AC功率(資源) = Kr×fMAX× AF×Nr

其中：Kr是針對資源的功率常數(shù)(單位為mW/MHz)。fMAX是正在使用的資源的最大頻率。頻率用MHz量度。AF是資源組的活性因子?；钚砸蜃邮乔袚Q頻率的百分比。Nr是設(shè)計中使用的資源數(shù)目。

FPGA布線互連是整體功耗的主要來源，功耗與金屬層的電容和轉(zhuǎn)換率成正比。

活性因子(AF%)被定義為頻率(或時間)的百分比，在該頻率下信號被激活或者轉(zhuǎn)換輸出。大多數(shù)與時鐘域相關(guān)的資源以某頻率的百分比運行或轉(zhuǎn)換。功率分析工具的用戶可以手工將這些參數(shù)以百分比形式輸入，或者根據(jù)仿真結(jié)果導(dǎo)入活性因子。可針對每個布線資源、輸出或PFU計算出AF。如果未提供仿真結(jié)果，則對于一個占器件資源30%到70%的設(shè)計，通常建議AF%在15%到25%之間。AF(通常從仿真結(jié)果導(dǎo)入)的精確性取決于時鐘頻率，設(shè)計的激勵信號和最終輸出。

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器件的I/O消耗大量的功率，對于一個指定設(shè)計可以將其配置成串行或混合結(jié)構(gòu)。由用戶提供的信號(輸入情況)或作為設(shè)計的輸出(輸出情況)的信號決定了混合I/O的狀態(tài)。I/O轉(zhuǎn)換速率定義了它們的狀態(tài)。下列方程定義了輸出的轉(zhuǎn)換速率，用MHz表示。

轉(zhuǎn)換速率(MHz) = 1/2×fMAX×AF%

其它環(huán)境因素，如電路板的面積、散熱片和氣流都是計算動態(tài)和靜態(tài)功耗時的要素。

管理功耗

現(xiàn)今最關(guān)鍵的設(shè)計要素之一是必須降低系統(tǒng)的功耗，特別是對于手持設(shè)備和電子產(chǎn)品而言。用戶可以利用一些FPGA設(shè)計技術(shù)來有效地降低整個系統(tǒng)的功耗，包括：
1. 降低工作電壓。
2. 在指定的封裝溫度限制范圍內(nèi)運作。
3. 使用優(yōu)化的時鐘頻率，因為動態(tài)功率直接與工作頻率成正比。設(shè)計者必須明確，如果設(shè)計的某部分可以以較低速率時鐘控制，那將會降低功耗。
4. 減小設(shè)計在器件中的跨度，緊密放置的設(shè)計可使用較少的布線資源以降低功耗。
5. 可能的話，減小I/O的電壓擺幅。
6. 可能的話，使用優(yōu)化的編碼。例如16位的二進(jìn)制計數(shù)器平均只有12%的活性因子，7位的二進(jìn)制計數(shù)器平均有28%的活性因子。另一方面，7位線性反饋移位寄存器的可以以50%活性因子轉(zhuǎn)換，這會導(dǎo)致較大的功耗。每個時鐘沿僅有一位改變的格雷碼計數(shù)器所消耗的功率最少，同時活性因子將低于10%。
7. 利用以下方法盡可能減小工作溫度：使用散熱性能較好的封裝，例如具有較低熱阻抗的封裝；在PCB上的器件周圍放置散熱片和散熱層；采用更好的氣流技術(shù)，如機械氣流導(dǎo)管和風(fēng)扇(系統(tǒng)風(fēng)扇和器件風(fēng)扇)。

典型的功率分析方案

可以在FPGA設(shè)計流程的任何階段用FPGA功率分析工具估算功耗。例如，可以在實際設(shè)計完成之前、或在布局布線后導(dǎo)入最終設(shè)計數(shù)據(jù)庫時，用這個工具來估算功耗。當(dāng)與映射后、布局后或者布線后的結(jié)果一起提供時，功率分析工具的精度得到提升。結(jié)合了功率分析的FPGA設(shè)計流程通?？商峁┲匾氖录候?qū)動估計、后布局布線，以及后仿真。圖2顯示了該流程以及在功率的FPGA設(shè)計流程中的典型重要事件。
1.驅(qū)動估計：采用的資源和轉(zhuǎn)換頻率由手工輸入。
2.Post-PAR：針對更加精確的模型導(dǎo)入后布局和布線資源。
3.后仿真：針對更加精確的活性因子和轉(zhuǎn)換速率模型，導(dǎo)入由HDL仿真器產(chǎn)生的轉(zhuǎn)換頻率。

 
圖2：面向FPGA功率分析的設(shè)計流程。

為適應(yīng)提供給分析工具的不同模型數(shù)量，功率估計工具的運作可能是形式上的。在“驅(qū)動預(yù)計”模式下，分析引擎根據(jù)器件資源或者由用戶提供的模板計算功耗。在對器件評估和進(jìn)行“假設(shè)分析”時，這種模式最初是非常有用的。在該模式下，設(shè)計者提供頻率、活性因子、電壓參數(shù)和器件利用率。還需要提供工作條件，例如環(huán)境溫度。利用先進(jìn)的功率工具，設(shè)計者還可以選擇諸如電路板尺寸、散熱片和氣流等。[!--empirenews.page--]

在一個更精確的計算模式下，這個工具在post-PAR分析期間根據(jù)從布局布線器件數(shù)據(jù)庫提取的器件資源計算功耗。數(shù)據(jù)庫包括使用的塊和布線信息?？蓮臄?shù)據(jù)庫提取詳細(xì)的FPGA塊利用率信息。FPGA通常包含普通的可編程結(jié)構(gòu)塊，I/O、時鐘、嵌入式RAM塊、嵌入式DSP、PLL/DLL和SERDES I/O。

環(huán)境建模

功率分析環(huán)境提供了一種方法來模擬FPGA器件的環(huán)境，包括PCB的疊層、散熱片、氣流和環(huán)境溫度。

為給這個設(shè)計選擇熱阻模型，設(shè)計者可以用各種尺寸的電路板、散熱片和氣流設(shè)置進(jìn)行實驗。電路板的選擇會影響熱阻接合面至電路板(Theta JB)，以及電路板至空氣(Theta BA)的值，散熱片和氣流選擇會影響散熱片至空氣(Theta SA)，以及接合面至空氣(Theta JA)的值。在某些情況下，可提供JEDEC電路板(2s2p)、JEDEC標(biāo)準(zhǔn)、JESD51-11來模擬電路板的特性，如最終尺寸、連線和電介質(zhì)層。

規(guī)則的theta JA通常基于4"×4"的4層JEDEC標(biāo)準(zhǔn)電路板。更復(fù)雜的PCB板尺寸為8"×8"，具有8～10層用于散熱。由于電路板可吸收和散去一部分熱，因此電路板設(shè)計非常關(guān)鍵。在電路板上將一些大功率器件排在一起會使它們爭奪“熱資源”，這將造成無法預(yù)計的后果。在電路板上加一些熱過孔有助于把熱傳播到不同的層，甚至可能是電路板之外。

因為散熱片特性影響功率計算，分析工具可適用于各種散熱片。電路板上的熱阻很大時(系統(tǒng)不能很快的散熱時)，要用散熱片。可以預(yù)先使用一些較新的器件熱模型和仿真工具來核查是否有任何熱方面的問題。

把氣流特性加到某一設(shè)計中能夠通過對流較好地散熱。這又有助于降低系統(tǒng)的整體熱阻。環(huán)境氣流(用英尺/分鐘(LFM)表示)是功率分析工具使用的另一個要素。環(huán)境溫度指的是在一個封裝中圍繞器件的介質(zhì)的期望工作溫度(用攝氏度表示)。還應(yīng)考慮FPGA與其它發(fā)熱器件的位置，因為在氣流路徑上的其它發(fā)熱器件會引起熱傳遞。

熱模型的發(fā)展

在熱設(shè)計工具的歷史上，元件建模一直依賴于表示IC封裝的物理結(jié)構(gòu)的詳細(xì)模型。一個合適的詳細(xì)模型將精確地預(yù)測封裝的溫度，而不管它所放置的環(huán)境。這被稱為邊界條件獨立(BCI)。這些詳細(xì)而精確的模型是計算密集型的。1996年DELPHI聯(lián)盟開發(fā)了用于生成BCI緊湊模型的方法學(xué)，研究熱現(xiàn)象的JEDEC JC 15.1委員會積極地推動了這項工作。BCI緊湊模型是更抽象和行為級的。它們的目標(biāo)是基于一些關(guān)鍵點(如連接處、外殼、引腳)精確地預(yù)測封裝溫度。[!--empirenews.page--]

DELPHI緊湊模型由幾個熱電阻組成，這些熱電阻將代表裸片的節(jié)點連接到幾個表面結(jié)點上。熱連接也可以出現(xiàn)在表面結(jié)點之間(分流電阻)。圖3為DELPHI緊湊模型或一個帶引腳封裝。

 
圖3：DELPHI緊湊模型結(jié)構(gòu)。

實際上，對于任何檢查了結(jié)溫和熱流量的環(huán)境，DELPHI緊湊模型產(chǎn)生的差錯小于10%。DELPHI詳細(xì)模型的計算時間是原來的5倍或更多。

本文小結(jié)

目前設(shè)計中最關(guān)鍵的因素之一是降低系統(tǒng)功耗，這對于手持設(shè)備和其它現(xiàn)代電子產(chǎn)品而言尤為重要。與其它仿真方案類似，F(xiàn)PGA功率分析采用的是并行驗證。分析工具支持面向“假設(shè)分析”的估計模式，或在可獲取詳細(xì)的器件和信號活性信息時支持計算器模式。大多數(shù)分析工具的特點是環(huán)境模式可選，例如PCB、裝配和氣流特性。功率計算器可以報告交流功率和直流功率。通過改進(jìn)建模方法，如DELPHI緊湊模式，將能夠改善FPGA熱分析工具的性能。