一種通用SPI總線接口的FPGA設(shè)計與實現(xiàn)

一、引言
SPI串行通信接口是一種常用的標準接口，由于其使用簡單方便且節(jié)省系統(tǒng)資源，很多芯片都支持該接口，應(yīng)用相當廣泛。SPI接口的擴展有硬件和軟件兩種方法, 軟件模擬 SPI接口方法雖然簡單方便, 但是速度受到限制，在高速且日益復(fù)雜的數(shù)字系統(tǒng)中，這種方法顯然無法滿足系統(tǒng)要求，所以采用硬件的方法實現(xiàn)最為切實可行。當前，基于主從處理器結(jié)構(gòu)的系統(tǒng)架構(gòu)已經(jīng)成為一種主流（如 DSP+FPGA,MCU+FPGA等），F(xiàn)PGA是在 ASIC的基礎(chǔ)發(fā)展出來的，它克服了專用 ASIC不夠靈活的缺點。與其他中小規(guī)模集成電路相比，其優(yōu)點主要在于它有很強的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對電路的修改和維護很方便。目前， FPGA的容量已經(jīng)跨過了百萬門級，使得 FPGA成為解決系統(tǒng)級設(shè)計的重要選擇方案之一。在這種架構(gòu)下，應(yīng)用 FPGA來構(gòu)建 SPI通信接口是切實可行的。傳統(tǒng) SPI接口的 FPGA實現(xiàn)往往使用廠家提供的 IP核實現(xiàn)，但是經(jīng)筆者實踐發(fā)現(xiàn)，這種方法雖然能夠滿足基本 SPI通信要求而且速度比較快，但是設(shè)計不夠靈活，不利于功能擴展，例如用戶無法知道其內(nèi)部工作狀況，控制信號時序復(fù)雜等，用戶使用時往往覺得困難，另外，該 IP核不是免費的?；诖耍疚膶⑻岢鲆环N新的基于 FPGA的 SPI接口設(shè)計方法。
二、SPI總線原理
SPI總線由四根線組成:串行時鐘線(SCK),主機輸出從機輸入線(MOSI),主機輸入從機輸出線(MISO),還有一根是從機選擇線(SS),它們在與總線相連的各個設(shè)備之間傳送信息。
SPI總線中所有的數(shù)據(jù)傳輸由串行時鐘SCK來進行同步,每個時鐘脈沖傳送1比特數(shù)據(jù)。SCK由主機產(chǎn)生,是從機的一個輸入。時鐘的相位(CPHA)與極性(CPOL)可以用來控制數(shù)據(jù)的傳輸。CPOL=“0”表示 SCK的靜止狀態(tài)為低電平,CPOL =“1”則表示SCK 靜止狀態(tài)為高電平。時鐘相位(CPHA)可以用來選擇兩種不同的數(shù)據(jù)傳輸模式。如果 CPHA =“0”,數(shù)據(jù)在信號 SS聲明后的第一個 SCK邊沿有效。而當 CPHA=“1”時, 數(shù)據(jù)在信號 SS聲明后的第二個 SCK邊沿才有效。因此,主機與從機中 SPI設(shè)備的時鐘相位和極性必須要一致才能進行通信。
SPI可工作在主模式或從模式下。在主模式,每一位數(shù)據(jù)的發(fā)送接收需要 1次時鐘作用，而在從模式下, 每一位數(shù)據(jù)都是在接收到時鐘信號之后才發(fā)送接收。 三、設(shè)計原理
本系統(tǒng)用硬件描述語言 VHDL描述，可 IP復(fù)用的通用結(jié)構(gòu)。 1、典型應(yīng)用
SPI接口的典型應(yīng)用如圖 1所示。微處理器與從設(shè)備通過發(fā)送指令的方式實現(xiàn)雙向數(shù)據(jù)傳輸。
 

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2、模塊設(shè)計
根據(jù) SPI總線的原理，可分為以下功能模塊：通信模塊，控制模塊，F(xiàn)IFO模塊(緩沖存儲器)，配置模塊，數(shù)據(jù)收發(fā)模塊，如圖 2所示。
 

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2.1通信模塊
這個模塊實現(xiàn)與微處理器的通信，接收微處理器的數(shù)據(jù)和指令，通過指令解析，發(fā)出控制信號。該模塊定義的寄存器包括發(fā)送數(shù)據(jù)寄存器，接收數(shù)據(jù)寄存器，測試數(shù)據(jù)寄存器，接收測試數(shù)據(jù)寄存器，指令寄存器，配置寄存器，狀態(tài)寄存器，各寄存器詳述如下：
 發(fā)送數(shù)據(jù)寄存器：可寫寄存器，接收微處理器發(fā)送的數(shù)據(jù)，而后暫存于 FIFO模塊中；
 接收數(shù)據(jù)寄存器：可讀寄存器，當收到讀數(shù)據(jù)指令時，該寄存器將從 FIFO中讀入數(shù)據(jù)且通過數(shù)據(jù)總線發(fā)送至微處理器;
 測試數(shù)據(jù)寄存器：可寫寄存器，用于在測試模式下接收測試數(shù)據(jù)，而后暫存于 FIFO模塊中；
 接收測試數(shù)據(jù)寄存器：可讀寄存器，當收到讀測試數(shù)據(jù)指令時，該寄存器讀入 FIFO中的測試數(shù)據(jù)，并通過數(shù)據(jù)總線發(fā)送至微處理器，以測試各功能模塊工作是否正常；
 指令寄存器：可寫寄存器，接收微處理器的指令，通過指令解析后，往其它模塊發(fā)出相應(yīng)的控制信號，包括發(fā)送數(shù)據(jù)指令，讀數(shù)據(jù)指令，復(fù)位指令，寫測試數(shù)據(jù)指令，讀測試數(shù)據(jù)指令；
 配置寄存器：可寫寄存器，用于保存 SPI配置參數(shù)，包括時鐘分頻倍數(shù)、相位、移位順序、幀長度等。該寄存器的值將被轉(zhuǎn)發(fā)至配置模塊。
 狀態(tài)寄存器：只讀寄存器，控制模塊將狀態(tài)機狀態(tài)寫入該寄存器，供微處理器查詢 SPI

工作狀態(tài)；
2.2控制模塊
控制模塊是本系統(tǒng)的核心，控制著整個工作流程，為了方便結(jié)構(gòu)化設(shè)計，本模塊設(shè)計了狀態(tài)機。根據(jù) SPI總線的原理可將總線分為五種狀態(tài)，分別是等待狀態(tài)、數(shù)據(jù)發(fā)送狀態(tài)、數(shù)據(jù)接收狀態(tài)、數(shù)據(jù)接收完畢狀態(tài)、在線測試狀態(tài)。各狀態(tài)之間的關(guān)系如圖 2所示：

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2.3 FIFO模塊由于微處理器的寫數(shù)據(jù)速率遠比串口輸出速率快得多，所以必須先將數(shù)據(jù)保存于緩沖區(qū)，F(xiàn)IFO的容量應(yīng)根據(jù)通信數(shù)據(jù)量的大小來確定，在本設(shè)計中，由于數(shù)據(jù)量不大，所以定義了一個 64 X 8位的異步 FIFO寄存器，用于保存收發(fā)數(shù)據(jù)，用 VHDL硬件描述語言描述的FIFO是一個 64 X 8位的數(shù)組。模塊包括兩個時鐘信號，寫入和讀出數(shù)據(jù)總線，滿標志和空標志信號，當 FIFO為滿標志時，寫入的數(shù)據(jù)將被忽略。
2.4配置模塊  該模塊設(shè)計了2 個 3 X 12位的RAM，一個用于保存主機模塊配置參數(shù)，另一個用于保存從機模式配置參數(shù)，每次主從機模式切換時將配置參數(shù)發(fā)送到數(shù)據(jù)收發(fā)模塊。數(shù)據(jù)收發(fā)模塊根據(jù)配置參數(shù)調(diào)整分頻倍數(shù)、相位、輸出順序（高位先出或低位先出）、幀長度等。
2.5數(shù)據(jù)收發(fā)模塊

該模塊實現(xiàn)與從設(shè)備的通信。在主機模式下，將 FIFO的并行數(shù)據(jù)進行并串變換，然后通過 MOSI引腳輸出數(shù)據(jù)，并同時輸出驅(qū)動時鐘和控制信號（低電平）。在從機模式下將串行輸入的數(shù)據(jù)串并變換后寫入 FIFO模塊中。
四、仿真與驗證
將用 vhdl描述好的 SPI接口電路用 synplify進行綜合，然后用 modelsim軟件進行仿真。先仿真微處理器通過 SPI接口發(fā)送數(shù)據(jù)過程，在地址總線上輸入指令寄存器地址，在數(shù)據(jù)總線上輸入發(fā)送數(shù)據(jù)指令，工作時鐘為89.6M，然后在地址總線上輸入寫數(shù)據(jù)寄存器地址，在數(shù)據(jù)總線上輸入數(shù)據(jù) 01010101。得到如圖 3所示的部分管腳的波形。

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然后仿真從設(shè)備發(fā)送數(shù)據(jù)過程，首先往 SPI模塊的 ss管腳輸入低電平，同時從 sclk管腳輸入驅(qū)動時鐘，在 mosi管腳輸入數(shù)據(jù)，得到圖 4所示的波形。 
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用 quartus軟件進行編譯后，將生成的網(wǎng)表文件通過 JTAG下載到 altera公司的 acex1k系列 EP1k30TC144-3運行，配合設(shè)計好的單片機程序，分別給 FPGA輸入 44.8M和 89.6M工作時鐘，在 quartus的 signal tap的輔助分析下都得到了正確的結(jié)果。 EP1k30TC144-3芯片共有1728個邏輯單元，本設(shè)計使用了 138個，占系統(tǒng)資源的7%，是個比較理想的結(jié)果。
五、結(jié)束語隨著半導(dǎo)體技術(shù)的進步，F(xiàn)PGA的價格越來越便宜，工作頻率越來越高，使用 FPGA實現(xiàn) SPI通信接口是切實可行的，本文作者創(chuàng)新點： 1、將總線控制信號封裝成指令，使用者只需通過發(fā)送指令的方式操作，避免了復(fù)雜的
時序邏輯設(shè)計問題。 2、可以在 SPI工作過程中隨時調(diào)整配置參數(shù)。 3、充分考慮了可測試性設(shè)計，使用者可隨時查看 SPI總線工作狀態(tài)。